[VHDL编程] PULSE

说明：这是一个将6组并行数据串行输出的VHDL源码，配合外部电路可以输出正负脉冲，还附有逻辑图哦。-This is a group of parallel data to serial output 6 of the VHDL source code, with the external circuit can output positive and negative pulses, also with a logic diagram oh.
<forget19> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] Solutions

说明：`timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY_OR2 U2 (.A(SIG1), .B(SIG2), .
<qweabc> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] memory_testbench_systemverilog

说明：memory_testbench using systemverilog
<mhjohnson> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] VHDLqiangdaqi

说明：VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。-VHDL four Responder divided into seven modules of the design task, namely: Responder identification module, timing module Responder, Responder scoring module, frequency
<oyang> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] Xilinx_FPGA_for_ADC_samp

说明：Xilinx FPGA开发板的ADC采样源程序-Xilinx FPGA development board of the ADC sample source code
<liwei> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] vhdl

说明：数字密码锁的设计 这是本人一周实习 实现的，完全正确，请放心！-vhdl sheji
<马生> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] DE2_pin_assignments

说明：DE-2开发板管脚分配，帮助理解DE-2开发版的使用-DE-2 development board pin allocation, to help understand the development version of the DE-2 use
<龚振江> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] UART

说明：uart 串口实现例程 VHDL语言实现-uart serial interface routines VHDL language
<Ivan_s> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] Fir_20

说明：根据kaiser窗函数实现了Fir滤波器的设计，用于图像处理方面-Achieved under the kaiser window function Fir filter design for image processing ...
<一> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] 2424

说明：关于system verilog的一些简单介绍-Some on the system verilog brief
<liumeng> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] using_the_LUT_as_distributed_RAM_in_Spartan-3_FPGA

说明：在 Spartan-3 系列 FPGA 中将查找表用作分布式 RAM-using_the_LUT_as_distributed_RAM_in_Spartan-3_FPGA
<lishiwei> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] uart_verilog

说明：UART 使用了verilog编程 程序经过调试 希望有帮助-UART programming procedures after using the verilog want to help debugging
<gaoyueshan> 在 2025-06-09 上传 | 大小：7kb | 下载：0