[VHDL编程] CPLD_CODE

说明：收集的CPLD_FPGA很好的代码，无论是对初学者还是大侠高手都很有参考价值-collected CPLD_FPGA good code, both heroes for beginners or experts are useful references
<求知> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] firmatlab

说明：fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过-fir in dspbuilder VHDL source code under test and document the incentive mat lab model, the simulation under through modelsim
<zqh> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] ddsmatlab

说明：dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-dds dspbuilder under the VHDL source code and test incentives document matl ab model, the simulation under through modelsim
<zqh> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] sinmdlmatlab

说明：正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-sine wave in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim
<zqh> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] mt48lc8m16a2

说明：sdram的行为级模拟模块,可以模拟一个sdram,用于仿真对sdram的控制.-sdram behavioral simulation module can simulate a sdram. Simulation for the control of sdram.
<hxwf801> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] xcv

说明：verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 output : 000000000100100 ... ... a
<陆磊> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] cordic_vhdl1

说明：利用cordic实现直角坐标与极坐标的转换，用vhdl实现-use cordic achieve very Cartesian coordinates with the conversion, with vhdl achieve
<张力> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] sdh

说明：帧同步检测源码，包括同步跟踪模块，fifo,分频模块，还有系统的测试平台-fr a me synchronization source detection, including synchronous tracking module, fifo, frequency module, and system test platform
<liu> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] m68_k

说明：motorola m68k VHDL描述-motorola VHDL descr iption m68k
<zhaolei> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL-status

说明：VHDL状态机学习笔记,对初学者有很重要的帮助意义-VHDL state machine learning notes for beginners has a very important significance help
<陈度甫> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] EXPT10_1_SONGER

说明：乐曲硬件演奏电路设计,采用VHDL语言，quartus2开发平台-music concert circuit hardware design using VHDL, quartus2 Development Platform
<zdf> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] CordicverilgHDL

说明：实现cordic算法，输入数据为16位，为提高精度，输出为20位。-achieve cordic algorithm, the input data for the 16, to increase accuracy and output 20.
<叶艳> 在 2025-06-08 上传 | 大小：6kb | 下载：0