[VHDL编程] SHUZIMIAOBIAO

说明： 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 -Stopwatch logical structure is
<朱书洪> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] 4Examples_VHDL

说明：vhdl的测试程序，进攻初学者使用，比较简单了，仅是测试程序。-VHDL test procedures, offensive beginners use, relatively simple, and only a test procedure.
<韩风> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] vga_card

说明：VGA模块的VHDL代码和软件驱动，可作为外设挂接在Avalon总线上。用一块SRAM作为显存，双缓存切换模式。-VGA module VHDL code and software drivers can be articulated as a peripheral bus in Avalon. As with a piece of SRAM memory, dual-mode cache switching.
<ctqy> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] ch3ex

说明：部分组合逻辑数字电路的VHDL代码，包含必要的功能描述-Some combinational logic digital circuits VHDL code, containing the necessary functional descr iption
<王修杨> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] ch5ex

说明：几个稍微深入的时序逻辑电路和状态机的VHDL代码-Several little-depth sequential logic circuit and state machine of the VHDL code
<王修杨> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] XillinxFor_CKJH

说明：程控交换机芯片用的VHDL语言程序, 与DSP配合完成程控交换机功能-VHDL code for tele-communication switcher in education
<alanwater> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] myself_uart_vhdl

说明：自己写的，对串口的VHDL描述，有完整testbench，特别是详细的功能说明和注释。-Wrote it myself, on the serial port of the VHDL descr iption of a complete testbench, in particular, detailed functional descr iptions and notes.
<崔易> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] miniuart.tar

说明：Serial UART open source core. The design is engineered for use as a stand alone chip or for use with other of our cores. The reason for developing the Serial UART core is the fact, that asynchronous serial communication is very common that almost eve
<eldis> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] quartus2-crack

说明：modelsim注册license解码解码-ModelSim license decoder decoding Register
<王永> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] x2uart-all

说明：适用异步收发器设计的vhdl语言,是学习UART知识的好例程-Asynchronous Receiver Transmitter apply VHDL design language, are a good knowledge of study UART routines
<xzq> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] boothmultiplier

说明：verilog code for 8-bit signed integers....its working
<chaitu> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] ADC_INTERFACE

说明：it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit. -it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix i
<yasir ateeq> 在 2025-12-25 上传 | 大小：6kb | 下载：0