资源列表
[VHDL编程] dds_ise7.1_su
说明:用Verilog语言实现信号发生器,包括AM,FM,PM,ASK,PSK,FSK调制。-using Verilog language signal generator, including AM, FM, PM, ASK, PSK, FSK modulation.<lee> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] 9.2_LCD_PULSE
说明:基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口<宁宁> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] 9.5_PULSE_WIDTH
说明:基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 9.5.1 脉冲周期的测量原理 9.5.2 周期计的工作原理 9.5.3 周期测量模块的设计与实现 9.5.4 forever循环语句的使用方法 9.5.5 disable禁止语句的使用方法 9.5.6 时标信号发生模块的设计与实现 9.5.7 周期计的Verilog-HDL描述 9.5.8 周期计的硬件实现 9.5.9 周期测<宁宁> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] 9.6_PULSE_Level
说明:基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示 9.6.1 脉冲高电平和低电平持续时间测量的工作原理 9.6.2 高低电平持续时间测量模块的设计与实现 9.6.3 改进型高低电平持续时间测量模块的设计与实现 9.6.4 begin声明语句的使用方法 9.6.5 initial语句和always语句的使用方法 9.6.6 时标信号发生模块的设计与实现 9.6.7 脉冲高低电平持续<宁宁> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] verilog111
说明:verilog 的东西好好用的呢,那是verilog 学习者的必备东西哦-verilog things properly used it, it is an essential learners verilog things oh<> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] RAM_VHDL_34
说明:RAM之VHDL描述 RAM之VHDL描述-RAM's VHDL descr iption RAM's VHDL descr iption RAM's VH DL described in VHDL's RAM<> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] VHDLdesignGame
说明:用VHDl设计一个小游戏的例子,适合教学或自学使用-VHDl design with a small example of the game, suitable for use or self-teaching<xufeng> 在 2025-06-14 上传 | 大小:5kb | 下载:0
[VHDL编程] verilogzzhwfy
说明:用Verilog实现QPSK中的差分,扰码,串并,解差分,解扰码,解串并,用MUXPLUS2进行仿真-QPSK with Verilog realize the difference, code, and serial, Xie difference, encryption codes, and solutions Series, The simulation used MUXPLUS2<周正华> 在 2025-06-14 上传 | 大小:5kb | 下载:1