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文件名称:dds_ise7.1_su

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 5kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • l**
  • 相关连接：
  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

用Verilog语言实现信号发生器，包括AM，FM,PM，ASK,PSK,FSK调制。-using Verilog language signal generator, including AM, FM, PM, ASK, PSK, FSK modulation.相关搜索： fsk
verilog
FM
ask
fsk
psk
ask
psk
调制
verilog
信号发生器
dds_ise7
1_su
FM
modulation
verilog

(系统自动生成,下载前可以参看下载内容)

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dds6.v

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