[VHDL编程] decorder

说明：FPGA驱动LED静态显示,VHDL实现的源码-FPGA-driven LED static display, VHDL source code to achieve
<刘新> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] fifo_32_4321

说明：用verilog写的输出数据宽度可变的FIFO,输入数据为32-bit，输出数据可以配置为4-1任意bit。有设计文件和testbench-Use verilog to write a variable width of the output data FIFO, input data for the 32-bit, output data can be configured as 4-1 arbitrary bit. There are design files and testbench
<keven> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] viterbidecoder

说明：viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL （3，1，7）zero tail conventional code
<zhouli> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] FIFO.tar

说明：FIFO design VHDL/Verilog design
<Ravi> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] jiaotongdeng

说明：简单交通灯的VHDL设计，可根据此设计更为复杂的程序-VHDL design of a simple traffic lights, according to this design is more complex procedures
<胡习武> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] 00038yimaqi

说明：本设计利用拨动开关和发光二极管进行信号输入和显示。 本设计练习用VHDL语言描述仿真译码器。 -This design toggle switch and light-emitting diodes used for signal input and display. The design exercise simulation using VHDL language to describe the decoder.
<fengxinlong> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] testgray

说明：有限状态机FSM编程设计及测试，代码合一了，以三位gray码为例，在modulesim5.7上测试通过。-Finite state machine FSM programming design and test, code-one, and with three gray code, for example, in the modulesim5.7 on the test.
<hank> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] wishbone_i2c_master

说明：本帖最后由 NovaCao 于 1-18-2009 18:02 编辑 使用Quartus II进行仿真 QQ：44425312 QQ群：50585234（群名称：FPGA4u） gtalk：fpgaforu@gmail.com 网站：www.fpga4u.com 淘宝网店：http://shop34914329.taobao.com/ 我们以一个计
<倪萍波> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] iic.cx

说明：本帖最后由 NovaCao 于 1-18-2009 18:02 编辑 使用Quartus II进行仿真 QQ：44425312 QQ群：50585234（群名称：FPGA4u） gtalk：fpgaforu@gmail.com 网站：www.fpga4u.com 淘宝网店：http://shop34914329.taobao.com/ 我们以一个计
<倪萍波> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] NIOSII

说明：niosII常用函数介绍，对研究NIOS的人员很有帮助-niosII commonly used functions introduced the study of NIOS staff very helpful
<mstar> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] ASRP

说明：water marking and verilog vhdl code that related with ham and was very good file for u that understand about water marking
<ali> 在 2025-06-04 上传 | 大小：5kb | 下载：0

[VHDL编程] trigger

说明：D触发器和JK触发器，使用emacs编写源文件，iverilog仿真通过，内有png仿真图像截屏-D flip-flop and JK flip-flop, use emacs to prepare source file, iverilog simulation adopted, within the simulation images png screenshots
<孙斌> 在 2025-06-04 上传 | 大小：5kb | 下载：0