[VHDL编程] add

说明：VHDL的初学者可以参考此VHDL加法器，相信会给你带来不小的收获-VHDL beginner can refer to the VHDL adder, I believe will bring you not a small harvest
<自由之神> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] 123

说明：再FPGA内部实现数模转换易于增加分辨率，使用-Another FPGA internal digital-analog conversion is easy to achieve increased resolution, the use of
<王毅> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] hanzi1

说明：用VHDL编写的使晶体点阵显示汉字的程序-Written in VHDL, the crystal lattice display Chinese characters of the program
<hualiayue> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] chap3

说明：一些简单模型的verilog代码，对学习很有帮助-Some simple model of verilog code, very helpful for learning
<袁科学> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] chap5

说明：一些简单模型的verilog代码，对学习很有帮助-Some simple model of verilog code, very helpful for learning
<袁科学> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] EDA

说明：EDA数字电子钟课程设计。时钟自动计时，并且将计时数据传送至显示管显示。-EDA digital electronic clock curriculum design. Clock automatic timing, and timing data will be sent to the display tube display.
<xiaokun> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] clockVHDL

说明：采用自顶向下设计方法，由秒计数模块、分计数模块、时计数模块、时间设置模块和译码模块五部分组成。-Using top-down design methodology, from the second counter module, sub-counting module, when the counting module, time setting module and decoding module of five parts.
<hao> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] FIR

说明：FIR结构数字滤波器，64阶。在Altera FPGA上验证通过-FIR digital filter structure, 64 bands. Verified by the Altera FPGA on the
<蓝晶> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] for_ws

说明：裡頭有加法器,全加器,rippple adder-full adder ,rippple adder
<鍾潤宏> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] Adder4

说明：源码，内容是用VHDL语言编写的四位全加器-Source code, using VHDL language of the four full-adder
<周> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] EMCRTL

说明：RTL Code for Design of Extarnal Memory Controller for Accessing Asynchronous SRAM of size 512Kx16
<Embedded_techie> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] ad7823_interface

说明：AD7823 A/D CONVERTER INTERFACE
<Jesloveyou> 在 2025-06-16 上传 | 大小：5kb | 下载：0