[VHDL编程] rle

说明：用于FPGA的变长编码算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-Variable-length encoding for FPGA HDL coding algorithms, including VHDL and Verilog code. Can be used in JPEG and MPEG compression algorithms.
<caesar> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] PCI_Arbit_VHD_CPLD

说明：PCI Arbitor by VHDL -PCI Arbitor by VHDL
<Winsam Tung > 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] TLC7524jiekoudianlu

说明：本例为TLC7524接口电路VHDL原程序-Example for the TLC7524 interface circuit VHDL original procedure
<liujingyang> 在 2025-12-23 上传 | 大小：4kb | 下载：1

[VHDL编程] ADC0809VHDL

说明：本例为ADC0809接口电路VHDL程序原代码-The ADC0809 Interface Circuit Example for VHDL program source code
<liujingyang> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] shuzizhongvhdl

说明：原创,基于VHDL的数字钟代码(各功能模块请自己完成)-Original, based on the VHDL code of the digital clock (the functional modules to complete your own)
<q> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] 35738611i2cmaster

说明：FPGA设计的I2C总线控制器的MASTER端的程序-FPGA Design of I2C Bus Controller MASTER-side procedures
<> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] ADC0809VHDL

说明：是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。-VHDL language is used on the A/D conversion module control procedures, in the hope that everyone has to help.
<lijainqiu> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] multifunction_clock

说明：此为多功能数字电子钟的vhdl代码，有闹钟、时间可调、计时等功能-This is a multi-function digital electronic clock VHDL code, has an alarm clock, time adjustable, timing and other functions
<naturexu> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] ad_com3

说明：周立功出的smartsopc开发件中模数转换 adc5540模块，自己写的avalonIP核，已经用于工程中-Ligong smartsopc weeks out of the development of cases adc5540 analog-digital conversion module, wrote it myself avalonIP nuclear, has been used for projects
<张敏> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] lcd_com1

说明：青云开发的LCD模块LCM240128ZK3用于ALTERA的FPGA，自己写的AVALON总线IP核，供大家参考-err
<张敏> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] SAP-1

说明：SAP-1的硬體描述語言(使用Verilog語言)-SAP-1 hardware descr iption language (using the Verilog language)
<ray> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] EX

说明：Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge.
<hugo> 在 2025-12-23 上传 | 大小：4kb | 下载：0