[VHDL编程] renyimo

说明：这是一个用VHDL编写的计数器，是一个任意模的计数器，不过是个异步的-This is a work written in VHDL counter, is an arbitrary module of the counter, but is an asynchronous
<蔡斌> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] timeinterrupt

说明：timeinterrupt 在FPGA上实现定时、计数中断功能-timeinterrupt in the FPGA to achieve timing, counting interrupt function
<成吉> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] frq_cnt

说明：Frequency Counter in VHDL.
<mr_adam> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] signaltap_la

说明：基于FPGA的逻辑分析仪的软核设计。已通过调试，好用。-FPGA-based logic analyzer soft-core design. Has passed the commissioning, easy to use.
<ql> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] LAPS

说明：自己实现的一个简单LAPS协议处理器,VHDL语言实现-Their implementation with a simple LAPS protocol handler
<xu> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] FPGA_double_DDS

说明：High performance double sinusoidal oscillator having frequency and phase programmable. -High performance double sinusoidal oscillator having frequency and phase programmable.
<bruny> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] uart

说明：VHDL编写的异步输入输出接口控制程序 从网易博客上下的-VHDL write asynchronous input and output interfaces control the process from top to bottom Netease blog
<sunyuqi> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：UART verlog 源码-UART verlog.......................
<chy> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] DDS_VERILOG

说明：verilog dds 在发生正弦波时，很好的参考代码-verilog dds
<王洋> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] DFNL

说明：On-chip synchronization is achieved by connecting the CLKFB input to a point on the global clock network driven by a BUFG, a global clock buffer. The BUFG connected to the CLKFB input of the DCM must be sourced from either the CLK0 or CLK2X out
<shad> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] max197

说明：FPGA实现MAX197读写程序，经过验证-FPGA control 12bAD max197
<刘义红> 在 2025-06-28 上传 | 大小：3kb | 下载：1

[VHDL编程] hdlc_1

说明：高级链路控制的HDLC发送，写的还行，需要使用93版本的VHDL格式-Advanced Link Control HDLC to send, write that still need to use the 93 version of the VHDL format
<宋珂> 在 2025-06-28 上传 | 大小：3kb | 下载：0