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[VHDL编程] asyn_fifo
说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write were a clock. FIFO divided by<jodyql> 在 2025-06-28 上传 | 大小：635kb | 下载：0
[VHDL编程] mpi
说明：MPI接口就是CPU和逻辑之间通信的一个接口，一般使用总线方式，总线一般有两种标准，一种是MOTO模式，另外一种是intel模式。本资料包含verilog程序以及说明-MPI interface is an interface for communication between the CPU and logic, the general way of using the bus, the bus there are two standards, one is the MOTO mode, th<jodyql> 在 2025-06-28 上传 | 大小：120kb | 下载：0
[VHDL编程] flow_proc
说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a relatively simple implementation<jodyql> 在 2025-06-28 上传 | 大小：224kb | 下载：0
[VHDL编程] vhdl-examples
说明：vhdl实例，包括vhdl的基本语法，还有众多触发器、状态机和一个小游戏的实现，是学习vhdl的绝好资料！-vhdl examples, including basic grammar vhdl, there are many triggers, the state machine and a small game to achieve, is to learn vhdl excellent information!<whw> 在 2025-06-28 上传 | 大小：53kb | 下载：0
[VHDL编程] LS138_Decoder
说明：例子是一个用VHDL硬件描述语言设计的一个38译码器的代码，FPGA芯片是Aalert EPC4.-Example is a VHDL hardware descr iption language a 38 decoder design code, FPGA chip is Aalert EPC4.<金吉泉> 在 2025-06-28 上传 | 大小：1.22mb | 下载：0
[VHDL编程] example_vga_1
说明：这个代码时用全志FPGA开发板写的，语音用的是veiloge,功能是用FPGA实现VGA接口硬件连接的实验，FPGA芯片为ALTER EPC4-When this code is used to write full blog FPGA development board, the voice used is veiloge, function experiments using FPGA VGA interface hardware connections, FPGA chip ALTER E<金吉泉> 在 2025-06-28 上传 | 大小：7.89mb | 下载：0
[VHDL编程] modelsim-C_compiler_issue
说明：modelsim的C compiler问题，请需要者下载参考-modelsim the C compiler problem, for those who need to download reference<磊> 在 2025-06-28 上传 | 大小：175kb | 下载：0