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[VHDL编程] ENTITY-seg70-IS
说明:实现位选功能的VHDL 为了使数码管显示数值,首先要产生位选信号,即选中哪一个数码管来显示数值;其次,要给定段选信号,即数码管显示出什么数值或者符号-Choice function VHDL to digital display value, we must first generate the bit-select signal, that is, select a digital tube to display the value Secondly, to give a given seg<袁浩然> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] reaction-time_FPGA_Verilog
说明:基于FPGA的反应时间测试机——verilog HDL-Based on the reaction time test machine in the FPGA- Verilog the HDL<Jackson> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] CIC-UPSAMPLE
说明:CIC内插 内插系数可变,阶数1~6,Verilog版本-Inserted within the CIC interpolation factor variable, the order of 1 to 6, the Verilog version<邹燕然> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] jtag_master_latest.tar
说明:jtag 主机,根据jtag 标准协议编写的verilog代码-the jtag host, according to the jtag standard agreement prepared by the verilog code<gzh> 在 2025-06-19 上传 | 大小:3kb | 下载:2
[VHDL编程] bank_manage
说明:实现自动排队并完成叫号,设置一个排号按键,以及四个柜台用消号按键。当按下叫号键时,1.若队列不满,LCD显示"Your No.is 01!"的字样。2.若队列已排满,LCD显示"The queue is full,please wait"的字样。当按下消号键时,1.若队列无人,LCD显示"Sorry,the queue is empty!"的字样。2.若队列有人,蜂鸣器响,LCD显示如"No.01 come to No.1window,please!"的字样。-Automatic queuing<yuying> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] trivi_generator
说明:trivium code is used to implement both hash and strean cipher,it reduces both time and space<suma> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] matrix-keyboard-
说明:矩阵键盘控制的FPGA,verilog语言实现,包括rtl,ucf,以及testbench的详尽代码-Exhaustive code matrix keyboard control FPGA, Verilog language, including the rtl, ucf, and testbench<韩飞> 在 2025-06-19 上传 | 大小:3kb | 下载:0