[VHDL编程] check

说明：这是一个检测器，功能是可以检测输入信号里面“1111”序列的vhdl程序。-This is a detector, the function is the sequence of " 1111" of the input signal which can be detected vhdl procedures.
<仝侨> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] variabled-counter

说明：这是一个变模计数器的vhdl程序，可以实现模值为9、11、13、15的计数功能。-This is a variable modulus counter vhdl program value 9,11,13,15 counting function can be achieved mold.
<仝侨> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] 2ASK

说明：2ask调制与解调的源代码，经过测试可用-2ask modulation and demodulation source code is available, tested
<刘先生> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] fft_1024

说明：1024点FFT处理器，能通过quartusII验证通过-1024 point fft code,can pass the test of the software quartusII
<王喆> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] VGA

说明：通过对其编程可输出RGB三基色信号和HS 、VS行场扫描同步信号。当 CPLD接受单片机输出的控制信号后，内部的数据选择器模块根据控制信号选通相应的图像生成模块，输出图像信号，与行场扫描时序信号一起通过15针D型接口电路送入VGA显示器，在VGA显示器上便可以看到对应的彩色图像。-Through its programming output RGB trichromatic signals and synchronization signals HS, VS line field scannin
<苗静> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] sv_mux.tar

说明：it is the verification code written in system verilog for the verification of 4:1 mux and with functional coverage
<mahavir> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] uart_txd_rxd.zip

说明：将接收到的并行数据转换成串行数据来传输。消息帧从一个低位起始位开始，后面是5~8个数据位，一个可用的奇偶位和一个或几个高位停止位。接收器发现开始位时它就知道数据准备发送,Converting the received parallel data into serial data to transmit. The message fr a me from a low start bit is followed by 5 to 8 data bits, parity bit, and one of
<cc> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] Pipeline-2.zip

说明：Pipeline processor verilog components ,Pipeline processor verilog components
<Aria> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] Pipeline-3.zip

说明：Verilog codes for pipelined processor,Verilog codes for pipelined processor
<Aria> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] PWM

说明：verilogHDL语言编写，简单的FPGA脉冲程序，初学者必备。-verilogHDL language, a simple FPGA pulse program, beginners must.
<> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] THE-FIR-Base-on-FPGA

说明：基于fpga的FIR滤波器实现，程序为11阶滤波器实现的源代码-Fpga-based FIR filter implementation, the source code
<周亮> 在 2025-06-13 上传 | 大小：3kb | 下载：0

[VHDL编程] uart_send5bytes

说明：CPLD实现串口发五个字节，有校验，验证可用。注释明了-CPLD realization of the serial transceiver five bytes, verification, validation available. Note clear
<杨蕾> 在 2025-06-13 上传 | 大小：3kb | 下载：0