[VHDL编程] FPGA-FIFO

说明：FPGA-跨时钟域总线信号可靠传输异步FIFO技术安全可靠，格雷码计数，减少亚稳态-FPGA-clock domain crossing bus signals reliable transmission of asynchronous FIFO safe and reliable, Gray code count, reducing the metastable
<云平> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] Control_Display

说明：Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This file have a decoder, selector
<megasdra> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] 4wei-ji-shu-qi

说明：4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
<刘红喜> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] chenxu

说明： 利用状态机设计正弦波信号发生器： //输出4位接4位的DA转换，即4位数字信号输出可直接通过DA转换为模拟信号。 -The use of state machine design is the sine wave signal generator:// output 4 connects a 4-bit DA converter, i.e. the 4-bit digital signal output can be directly through the DA converte
<hehe> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：设计状态机从SRAM中读取数据，并相加，即求SRAM【7：0】【2：0】中8个字节数的和并输出，SRAM为内置RAM-Design state machine to read data from the SRAM, and added, that is seeking SRAM [7:0] [2:0] 8 bytes and output, SRAM built-in RAM
<hehe> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：读取外部RAM的状态机 RAM接口OE，输出使能 WR，低电平写RAM AB【7：0】地址总线 DB【7：0】地址总线 //将RAM 0至127的数据读出并相加最后的结果存入地址254（低8位）255（高8位） -State machine reads the external RAM RAM interface OE Output Enable WR, low-level to write RAM AB [7:0] address bus DB [7:0
<hehe> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] one

说明：做数字频率计所需要的系数为6.5的分频器相关编程作为参考-Need to do the digital frequency meter factor of 6.5 as a reference divider programming
<汪璇> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] nios2_ch37x

说明：ch37x初始化，写命令，读命令，传输数据的nios2程序。-Ch372 initialization, read write command, command, nios procedures to transfer data
<yanbo> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] iic

说明：基于nios2系统的iic的初始化，写命令，写数据，读数据，以及一些优化操作。-Based on the iic nios2 system initialization, write command, write data, read data, and some optimization operation
<yanbo> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] 120216311497

说明：IIC存储器的读写控制，实现AT24C02读写控制-IIC memory read and write control AT24C02 read and write control
<王磊> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] shift_register

说明：在QuartusII软件中用Verilog HDL编写的移位寄存器的源代码-The source code of the shift register in QuartusII software using Verilog HDL prepared
<徐鑫> 在 2025-09-15 上传 | 大小：3kb | 下载：0

[VHDL编程] cpu

说明：本代码主要通过VHDL语言描述了一个CPU，包含了MAR,MBR,PC,BR,ALU,ACC等一系列寄存器。-The code is mainly described by VHDL language a CPU contains a series of MAR, MBR, PC, BR, ALU, ACC register.
<yangchen> 在 2025-09-15 上传 | 大小：3kb | 下载：0