[VHDL编程] apb_uart

说明：带apb接口的uart,带testbench，测试过，可以使用(The uart module with apb interface)
<songchao > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] basic_uart

说明：basic code for UART receiver and transmeter
<Ravin48 > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] 一个简单的UART

说明：实现串口基本功能，具有奇偶检验，主时钟与波特率相差16倍(Basic function, a serial port with parity check, master clock and the baud rate is 16 times clk)
<ribbit_wang > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] Digital_Tube_Core

说明：以ip核的形式来控制数码管显示，减少cpu资源开支。(Digital_Tube_Core/Digital_Tube ip)
<haohmf > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] SMG

说明：实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
<Yukioooo > 在 2025-06-17 上传 | 大小：3kb | 下载：1

[VHDL编程] ece385sp16_lab4_adders

说明：加法器, 三种加法器的实现。不同的逻辑速度和逻辑结构(adders, three types of them)
<wuhaonan > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] GCD calculator

说明：gcd calculator is a module that if two parameter has egual value ...
<allia > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] clok count and reset

说明：counting0 amount of pulses with reset
<allia > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] simple FSM0

说明：simple implemenation of FSM in VHDL
<allia > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] code

说明：adder 18b trong chuong trinh verilog
<tailuong > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] lowpower

说明：最大公约数（GCD）stein算法实现，低功耗状态机实现(The greatest common divisor (GCD) stein algorithm, low power state machine implementation)
<BetaGo > 在 2025-06-17 上传 | 大小：3kb | 下载：0

[VHDL编程] i2c_init.tar

说明：verilog i2c initialization module
<ascensor > 在 2025-06-17 上传 | 大小：3kb | 下载：0