[VHDL编程] system_c_code

说明：Counter , adder , reset code using system c
<mmurali> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] LCD1602_Driver

说明：自己课设上写的基于Verilog的LCD1602驱动器，能自定义字符，16x2显示位均已引出，可以用于纯硬件的电子钟等显示-To write their own lessons based on the LCD1602-based Verilog driver can customize the character, 16x2 display spaces have led to, can be used for pure hardware such as an electronic clock
<Royal Wang> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] registers

说明：in this coding are used to realize the synties and beherival modeling in vhdl
<dhanagopal> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] fir_1

说明：这个FIR滤波器是基于ALU框架编写的，仅供参考使用-The FIR filter is based on the fr a mework of the preparation of ALU, the only reference to the use of
<carluss> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] eeprm

说明：verilog编写的EEPROM代码,包括我们最常用的AT24C02/24C04/24C08/24C16-eeprm is a verilog HDL behavioral model for AT24C02/4/8/16
<sam > 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] pmd

说明：freeDev Nios 2.1的跑马灯程序，是用verilog HDL 写的，希望对初学者有用-freeDev Nios 2.1 The Marquee program is written in verilog HDL, in the hope be useful for beginners
<zxf> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] alu32bit

说明：alu逻辑运算单元的源码，可方便交流和学习-alu ALU source code, can easily exchange and learning
<niuniu> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] asi_framesync

说明：从串行TS流中找到同步头,生成标准并行TS流的方法!-Be found in TS stream from the serial sync header to generate the standard method of parallel TS stream!
<sun> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] I2C_slaver

说明：I2C从端，用于接收master的控制信号 verilog-I2C from the side, for receiving master control signal verilog
<zhangxinggang> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] rsenc

说明：i have uploaded the rs encoder
<sakthivel.p> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] checkoutthedate

说明：该程序的功能是用来查询日期或是知道日期查询星期几的；-The program' s function is used to check the date or the date of check to know a few of weeks
<zhangcun> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] fir_dec3

说明：FIR抽取滤波器，抽取系数3，Verilog版本，数字下变频-FIR decimation filter, extraction coefficient of 3, Verilog version of the digital down-conversion
<王刚> 在 2025-06-15 上传 | 大小：2kb | 下载：0