[VHDL编程] sgpio_target_v0_3

说明：sgpio target module, flexible hard drive amount.-sgpio target module, flexible hard drive amount.
<Kitman> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] i2c_slav_tb4

说明：verilog, i2c slave, 两个输入端口，可自由切换。-verilog, i2c slave, two input ports are free to switch.
<Kitman> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ram2x128

说明：this 2x128 ram code in verilog-this is 2x128 ram code in verilog
<garggy> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] mult16

说明：基于wallance树的16位乘法器，程序是用verilog写的，经测试好用，对初学者有很大的帮助-16-bit multiplier, based on wallance tree program is written with verilog test handy for beginners great help
<天空> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] UART_TX

说明：xilinx urat发送端口源码程序，可直接调用的模块-The xilinx urat to send port source programs, the module can be called directly
<滕景忠> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] fudian_mul

说明：实现32位浮点减法器，具体结合加法器和乘法器来实现快速傅里叶变换。-use VHDL to finish the sub device.
<changwen> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] YUV_to_RGB

说明：YUV to RGB converter in verilog
<Alex> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL

说明：电路主要由七个模块组成：时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟；二分频模块用于对1Hz的时钟信号二分频；测量/校验选择模块用于功能选择；计数模块用于对输入的cp信号计数；送存选择、报警电路根据选择的量程送存信号并显示单位，在超出所选量程时报警；锁存器锁存要显示的结果；扫描显示模块在1KHz的扫描时钟下，依次扫描三个数码管，并显示结果。-The circuit consists of seven main modules: clock generation module is use
<张骞> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Lab_COUNTER

说明：Lab experiment : 50 MHz clk 4 bit counter (CLR + parallel load + pause ) on spartan3e
<fox> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Lab_LCD

说明：Building a character LCD interface on Spartan-3E FPGA
<fox> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Lab-PS2

说明：implementing PS2 interface on Spartan-3E FPGA Kit (including the ucf file + PS2 module + main moudel as top level )
<fox> 在 2025-06-20 上传 | 大小：2kb | 下载：1

[VHDL编程] PSK

说明：该文档是PSK调制，是8PSK调制方法的VHDL源代码-This document is the PSK modulation, 8PSK modulation method VHDL source code
<谢俊龙> 在 2025-06-20 上传 | 大小：2kb | 下载：0