[VHDL编程] ADC

说明：VHDL编写的同步时序逻辑程序，实现AD的数据采集，已经 通过仿真。
<Tom> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] fourroadccd

说明：一种CCD采集模式，思路采集，每路12位，思路同时实现48位高速传输。-A CCD acquisition mode, collection, each road 12, thinking the 48 high-speed transmission at the same time.
<Tom> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] EZ_USB_LOOPBACK

说明：本程序：EZ-USB在slave fifo模式下，利用FPGA控制EZ-USB的数据读写-This program: EZ-USB in slave fifo mode, use the EZ-USB FPGA control data read and write
<陈培哲> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] LCD

说明：点亮spartan—3e上的LCD模块 成功显示OK！-Lit spartan-3e success on the LCD module display OK!
<> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA-verilog-digital-clock

说明：FPGAverilog数字时钟,基于quartal ii 下的数字时钟电路程序-FPGA verilog digital clock
<doudou> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] fifo.vhd

说明：fifo Integrated Broadband Electronics
<Mufossa> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] top.vhd

说明：Prescaler Module with 8 clocks in VHDL
<Mufossa> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] bhsvhdl

说明：I uploaded vhdl progrgrams on AND gate, JK flip flop,OR gate, Xor gate
<Bhaswati Mandal> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] jipin

说明：fpga检测输入信号的频率数码管显示可以检测到0HZ-20MHZ的输入频率。包括顶层代码，数码管显示代码，时钟分频代码。-fpga detects the input signal frequency digital display can detect 0HZ-20MHZ input frequency. Including top-level code, digital display code, clock divider code.
<王子> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] xilinx_pci_exp_downstream_port

说明：//-- Copyright(C) 2005 by Xilinx, Inc. All rights reserved. //-- This text contains proprietary, confidential //-- information of Xilinx, Inc., is distributed //-- under license from Xilinx, Inc., and may be used, //-- copied and/or disclosed
<wang> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] emifa_ram

说明：FPGA与DSP的EMIF通信，EMIF的RAM这方面相应的程序-FPGA and DSP EMIF communication
<jijie> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] 3phase_duty_pwm

说明：to generate the pwm with various duty cycle and phases
<mahesh> 在 2025-06-21 上传 | 大小：2kb | 下载：0