[VHDL编程] TX_ASYNC_for_module_UART

说明：Tx Async fpr module UART written in Verilog Libero core generator.-Tx Async fpr module UART written in Verilog Libero core generator.
<roob> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] cordic

说明：用cordic实现正余弦波形发生器，内附详细代码注释以及testbench文件，适合初学者掌握cordic算法原理以及简单应用-With cordic achieve positive cosine waveform generator, containing detailed code comments and testbench files, suitable for beginners to master cordic algorithm and a simple application
<黄迟> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] SVV_INFO

说明：System verilog questions
<khaja> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] digital_clock

说明：本实验设计一个能够显示时、分、秒的数字时钟，时间在七段数码管上显示，显示数字为十进制数。通过开发板上的按键调整数字时钟的时间，分别用四个按键来控制分、时的增减，对于分、时的调整只影响本位，不产生进位或借位。各按键及数码管的功能要求如表1 所示。需要特别说明，因为开发板数码管的显示位宽不够，因此，通过一个开关进行切换选择（如：开,显示时分；关,显示分秒）。-When this experiment to design a display hours, minutes, seconds, digit
<刘旭> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] decoder

说明：bch decoder 3072 3240 vhdl source code with ise software
<Mojtaba> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] digi_cpld_lcd

说明：Digital clock implementation using VHDL-Digital clock implementation using VHDL
<Navnath> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] serialInterface

说明：verilog i2c serial interface module
<mppiero> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] DC_motor

说明：为一个直流电机驱动控制程序，包括两个子模块和一个顶层模块，均为verilog源码。-A dc motor drive control code, including two modules and a top-level module, they are all the verilog code.
<zhaolin> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] PS2

说明：原创！FPGA通过PS2键盘输入，在数码管显示输入。-Original! FPGA via PS2 keyboard input, the digital display inputs.
<phjiang> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] src

说明：FPGA数数码管控制程序，外部接口简单，给出各段数码管的字符即可。-Number FPGA digital control program, the external interface is simple, the characters are given to each segment digital tube.
<phjiang> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] Ch5

说明：《Verilog HDL数字系统设计及仿真》第五章任务、函数与编译指令源代码-" Verilog HDL design and simulation of digital systems," Chapter V tasks, functions and compiler directives
<Cliu> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] Ch6

说明：《Verilog HDL数字系统设计及仿真》第六章Verilog HDL测试模块源代码-" Verilog HDL design and simulation of digital systems," Chapter VI test module Verilog HDL source code
<Cliu> 在 2025-06-22 上传 | 大小：2kb | 下载：0