[VHDL编程] ldpc-decoder-code

说明：Specify the decision method used for decoding as one of Hard decision | Soft decision . The default is Hard decision . When you set this property to Hard decision , the output is decoded bits of double or logical data type. When you set this property
<shankar.m> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] usb_sim_model

说明：EZ-USB的仿真模型，Verilog实现，能够实现端点传输，自用。-EZ-USB simulation model, Verilog implementation, to achieve the endpoint transmission, personal use.
<爱阳阳> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] 8B10B

说明：以太网PHY层中的组成部分 8B10B编码器-Part of the Ethernet PHY layer in 8B10B encoder
<MR_shang> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_8

说明：用verilog描述的串口通信接口，主体为接收机和发送机两个模块-Serial communication interface with Verilog descr iption, subject to a receiver and transmitter module two
<MR_shang> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_an_jian

说明：verilog描述的串口，能够接收数据，发送数据采用按键触发-Verilog descr iption of the serial port, receive data, send data using the trigger button
<MR_shang> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] miller

说明：verilog miiller编解码，包含test banch文件-verilog miiller codecs, including test banch file
<Sichengkiu> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] bfm

说明：Bus Functional Model Design
<Yak> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] clock

说明：采用可综合的Verilog代码编写一个带闹钟功能的数字钟。使其具有以下功能： 1)计时功能：包括小时、分钟、秒钟。 2)校时功能：对小时、分钟和秒钟进行手动校时。 3)定时和闹钟功能：能在手工设定的时间产生闹铃音。 -Using synthesizable Verilog coding a digital clock with alarm. It has the following features: 1) timing functions include: hours, m
<shikai> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] filter

说明：滤波器源码，实验室搭电路的必备源码，很好用-Filter source code, circuit lab take the necessary source code, very easy to use
<田飞龙> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] i2cslave_verilog

说明：自己实现的一个i2c slave, 已经用在自己的工程里。好用！-I2C slave.
<余军> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] spi_dac_max5309

说明：dac 与FPGA的SPI接口通信 , SPI 接口协议请查阅网络相关资料-communication between FPGA and DAC max5309
<王志映> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] SMBus

说明：SMbus通讯协议的Verilog程序段，已通过Moldesim的仿真，可用-Verilog program segment of the SMbus communication protocol, has been through the Moldesim simulation, the available
<王明明> 在 2025-06-22 上传 | 大小：2kb | 下载：0