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[VHDL编程] RSSI_contr
说明:VerilogHDL.自动增益控制模块中产生控制电压的部分-VerilogHDL. Automatic Gain Control Module have some control voltage<ww> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogHDLPLI
说明:Verilog HDL的PLI子程序接口,用于与用户C程序在2个方向上传输数据,可用xilinx ISE,quartusii或modelsim仿真,-Verilog HDL PLI subroutine interfaces, for C program with the user in the direction of two transmission of data, available xilinx ISE. quartusii or modelsim simulation,<杨锐> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] VGAimagecontrollor
说明:VGA图象显示控制器设计,实现在VGA显示器上显示图象.-VGA image display controller designed to achieve the VGA display shows images.<刘叶> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] div5_verilog
说明:5分代码及说明,verilog代码,几乎所有的IC面试都会问到这个问题,所以总结了一下发了上来,共同学习!-5 pm code and explanations verilog code Almost all the interviews will IC asked this question, summed up in the ranks about fat, learn together!<刘超> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] nclight
说明:利用硬件描述语言VHDL设计交通灯电路,设计一个十字路*通灯控制器,东西、南北方向有红灯、黄灯、绿灯,持续时间分别为45、5、40秒。-use VHDL design of traffic lights at the circuit, the design of traffic lights at a crossroads controller East and West, North-South direction of a red light, yellow light, green li<空气> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] shukongfenpinqi
说明:数控分频器设计:对于一个加法计数器,装载不同的计数初始值时,会有不同频率的溢出输出信号。计数器溢出时,输出‘1’电平,同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号;否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the<空气> 在 2025-06-23 上传 | 大小:1kb | 下载:0
[VHDL编程] keydisplay
说明:全部通过,是我的精心设计,完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.<李伟> 在 2025-06-23 上传 | 大小:1kb | 下载:0