[VHDL编程] Dual_port_RAM

说明：Verilog语言实现的算端口模块（Dual_port_ram)-Verilog language operators realize the port module (Dual_port_ram)
<zhan> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] NRZ_2_Manchester

说明：NRZ码到Manchester转换器 verilog-NRZ code to Verilog converter Manchester
<leysion> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] BCD_2_EX3

说明：BCD码 TO 余3码 转化器 Verilog-BCD Code TO Yu 3 yards converter Verilog
<leysion> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] T5B6B

说明：5b6b编码，在光通信线路编码中有很广泛的应用。VHDL语言。-5b6b coding, coding in optical communication lines have very broad applications. VHDL language.
<BrivaMa> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] divide

说明：除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
<lyy> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_64

说明：64位verilog加法器，希望对大家有帮助-Verilog 64-bit adder, and they hope to help everyone
<迪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：交通信号灯VHDL 简单的VHDL程序适用有学生实验-Traffic signal VHDL simple VHDL procedure applies to students experiment
<可翔宇> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] tclk

说明：ALARM=1时蜂鸣器叫。 --第50秒时开始叫，连续叫10秒，前9秒为低音，最后1秒为高音。 --高音为500HZ，低音为250HZ。 --按住MS1（ML1灯灭）时自动加，按调分键MS2（ML2灯灭）分自动加。 --6个共阴LED数码管分别显示时/分/秒，6个LED数码管动态扫描显示。 -ALARM = 1 when called buzzer.- The first 50 seconds when called, asking for 10 seconds, 9 sec
<郝保峰> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] adder8b

说明：本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。-This procedure is to use two four parallel binary adder cascade manner through an 8-bit adder.
<liushenshen> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] chk

说明：本程序实现了一个序列检测器。当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”,否则仍然输出“B”。-This procedure implements a sequence detector. When a string of serial data to be tested after entering the detector, if the number in each successive detection with the same n
<liushenshen> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] ADcaiyang

说明： A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。 -A/D sampling control module designed A/D sampling control modules
<xuye> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] UARTRS232

说明：用UART来接收PC机的RS232串行接口数据。由于UART每次只接收8位数据，所以在接收了两个8位数据之后，才将其存入16位的SRAM内。-Using UART to receive PC-RS232 serial interface data. As the UART receive only 8-bit data, so to receive two 8-bit data after its deposit in 16 of the SRAM.
<xuye> 在 2025-06-22 上传 | 大小：1kb | 下载：0