[VHDL编程] timer

说明：基于硬件描述性语言vhdl的定时器timer的设计-timer
<昕宇> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 8bit_adder_AND_4x4_Multiplier

说明：位加法器的verilog程序与4×4 乘法器的verilog描述-Verilog-bit adder of the procedures and 4 × 4 multiplier verilog descr iption! ! !
<mhb> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 61EDA_D806

说明：eda 16位数字相关器 太短了长不了-eda 16-digit correlator can not be too long
<qiu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] dianti

说明：三层电梯vhdl程序 实现上下请求 显示 排序等功能-Vhdl program three elevators up and down the request shows that the functions of sorting
<李永刚> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] SYNC_FIFO

说明：its simple fifo.which is used to first in first out for vhdl source code
<Viral> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] DPRM

说明：a simple ram using vhdl platform provides to create a fine ram mamory .
<Viral> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] LFSR

说明：
<Viral> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] CAM

说明：CAM is useful vhdl code to understand its architecture which helps to write any code
<Viral> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] QuadD

说明：四路D型触发器 这个例子表明一个条件任务状态能够怎样被使用来描述连续的逻辑-Quad D-Type Flip-flop This example shows how a conditional signal assignment statement could be used to describe sequential logic
<杜翔> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] UniversalRegister

说明：普通的缓冲器 这种设计是一个普通的缓冲器，可以做一个直接的缓冲器，也可以做一个双向的转移缓冲器，还可以做一个递增的计数器和递减计数器-Universal Register This design is a universal register which can be used as a straightforward storage register, a bi-directional shift register, an up counter and a down counter.
<杜翔> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：this file contains verilog code of uart file
<aamirshah86> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Quartus

说明：1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
<胡志伟> 在 2025-06-20 上传 | 大小：1kb | 下载：0