[VHDL编程] vhdl

说明：vhdl半加半减及全加器的实现即功能具体代码的编写-vhdl half-Canadian half-and full-adder function of the realization that the preparation of a specific code
<肖海波> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] mfccmain

说明：It s about speech recognition to extract the features.
<Ant> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] if

说明：5级流水线的取址阶段，自己编的，可以用-Five pipeline stages to take the site himself compiled, you can use
<赵元杰> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] we

说明：用VHDL写的5级流水线的回写阶段，绝对好用-Using VHDL written five stage pipeline write-back, absolutely easy to use
<rsee> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] prob2

说明：SSTL home work program for fun-SSTL
<gao> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] prob1

说明：UART program for fun-UART
<gao> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] pll

说明：
<李俊> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：实验内容，为存储器 验证存储器的工作原理，需用实验箱-Experiment content, in order to validate memory memory works, need to use test case
<李明> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] TEST_I2C

说明：source is writed by verilog about I2C. it s not perpectly.^^
<jung> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] sketch

说明：sketch a etch shows a cursor on VGA that can be moved and changed colours using switches on DE2 board and leaves etch behind like a snake
<batman> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fullsine

说明：This a code for sine wave generation in modelsim. The code is written in verilog. An LUT has to be added to this program to work completely.-This is a code for sine wave generation in modelsim. The code is written in verilog. An LUT has to be added t
<Jithu> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] presentar

说明：Verilog code calculator, add, rest, multiply, and increment-Verilog code calculator, add, rest, multiply, and increment
<jaja12> 在 2025-06-18 上传 | 大小：1kb | 下载：0