[VHDL编程] DigitalEggTimer

说明：timeer for cooks with simulation
<Ruth> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] DP_RAM.v

说明：tis about dpram... if u have any quries fell free to ask -tis is about dpram... if u have any quries fell free to ask
<kumar> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR

说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control Unit (FSM) and a Datapath. Th
<dhanagopal> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：the memory program are used to design the fpga application for in very log module
<dhanagopal> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] statemechine

说明：We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state variable in the state machine f
<dhanagopal> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：the uart model is used to design the synthies and beherival model in verilog fpga
<dhanagopal> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clock1

说明：多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog
<sliversnake> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] tb_tx_modem

说明：test bench for tx modem to make simulation for ofdm based system
<jhonny> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clockreverse

说明：数字钟 能实现倒计时 小时和分钟的调整 复位和暂停倒计时-clock
<lyy> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_uart

说明：UART communication code
<Kim Jung Hyeon> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Queuing

说明：一种高效的排序VHDL程序，本程序节省资源，最高效的发挥FPGA的时序能力。-a kind of Queuing VHDL Program
<杨金磊> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] FSM

说明：一种简单的状态机，本程序为初学者提供了一种编制状态机的框架。-a kind of simple FSM。
<杨金磊> 在 2025-06-17 上传 | 大小：1kb | 下载：0