[VHDL编程] Lab4b_24897141

说明：this is vhdl behavorial model of a dct chip at an algorithmic level
<nomnom> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：UART EDGE TRIGGERED ONE SHOT VHDL
<Muhammad Asrar Alam> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] addersubtractor9

说明：vhdl code for adder 8bit
<Goli.Shiva> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] addersubtractor10

说明：vhdl coding for adder subtractor used in dct
<Goli.Shiva> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] signaddsub12

说明：vhdl coding for signed adder substractor
<Goli.Shiva> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] crc8_4

说明：crc8代码 数据位宽为4 ，用verilog编的码-crc8 datawidth 4 verilog
<chenk> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] crc12_4

说明：数据位宽为4，crc12，verilog编写-crc12 datawidth is 4，coding by verilog
<chenk> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] crc16_8

说明：crc16,数据位宽为8，verilog编码-crc16 ,datawidth is 8,coding by verilog
<chenk> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] crc32_8

说明：crc32,数据位宽为8，verilog编码-crc32，datawidth is8,coding by verilog
<chenk> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] crc_ccit_8

说明：crc_ccit, 数据位宽为8，verilog编码-crc_ccit, datawidth is 8,coding by verilog
<chenk> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] AD

说明：基于ADC0809的数据采集系统，对0~5V电压采集，显示到数码管显示-ADC0809 based data acquisition system, for 0 ~ 5V voltage of the collection, display to the digital tube display
<liuyong> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] vending

说明：vending machine for Quartus 8.1 version. verilog , vhdl code
<ww> 在 2025-06-17 上传 | 大小：1kb | 下载：0