[VHDL编程] ca_gen

说明：此Verilog程序产生用于GPS卫星导航信号的C/A码，输入信号有时钟、时钟使能、复位、给定的卫星编号，输出产生的C/A码。此程序在代码上进行优化，占用了更少的资源。-This procedure generated Verilog for the GPS satellite navigation signals C/A code, the input signal with the clock, clock enable, reset, given the satellite number,
<李殿为> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd1

说明：实现了lcd12864的显示功能的控制，可进行滚屏和其他显示控制。-this is a part of my graduate design, kind of immature and incomplete, but still quite useful.
<guocan> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] c8051fPLL

说明：C8051F的一个特点就是可以倍频到100M。近来用到。在单片机的调试通过其PLL倍频函数。供用到的朋友参考和借鉴。-One feature is the ability C8051F multiplier to 100M. Recently used. In MCU debugging functions through its PLL multiplier. Used for reference for a friend.
<王> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] shift_reg

说明：Shift Register VHDL program developed in Modelsim
<Sivraj P> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sipo

说明：Serial In Parallel Out Shift Register in VHDL in Modelsim
<Sivraj P> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] hainan

说明：MAX+PLUS2环境下VHDL彩灯控制器编程 1．有十只LED，L0……L9 2．显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3．显示间隔0.5S，1S可调-MAX+ PLUS2 programming environment, VHDL lantern controller 1. With 10 LED, L0 ... ... L9 2. Display odd lights turn off before ① ② ③ again
<吴海霞> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] wodewenjian

说明：基于FPGA的电梯控制系统的设计 将电梯的运行状态划分为开门，一层，二层，三层，四层五个状态，设一层开门为电梯的初始状态，up1,up2,up3分别作为一层，二层，三层的上升请求，四层没有上升请求；down2,down3,down4分别作为二层，三层，四层的下降请求，同理一层是没有下降请求的；s1,s2,s3,s4分别作为一层，二层，三层，四层的停站请求；x1,x2,x3,x4分别作为一层，二层，三层，四层的停站请求显示；door作为门的状态，“0”表示关，“1”表示开；mode作为电梯的运
<吴海霞> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ssramWR

说明：SSRAM CY7C1383C的读写延时控制程序-CY7C1383C delay control procedures to read and write
<张金龙> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC_TLC549

说明：TLC549的VHDL驱动源码 已测试通过的TLC549的驱动源码 有转换使能和转换完毕标志-TLC549 the VHDL source code has been test driving the driving source through the TLC549 has converted to energy and the conversion complete flag
<123> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clkdiv

说明：占空比可调 分频系数 都可随意设定的分频器，语言为Verilog HDL-Duty cycle factor can be freely adjustable frequency divider set the language for the Verilog HDL
<123> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] smart

说明：周立功的SmartEDA中的串口源码，照着书本敲入电脑的-ZLG' s SmartEDA the serial source code, according typing computer books
<123> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] pll

说明：DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
<鬼舞十七> 在 2025-12-17 上传 | 大小：1kb | 下载：0