[VHDL编程] PS2

说明：设计一个计数器，信号频率为10MHZ，没10M个信号记一次数。-counter
<姜国千> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] clock_tb.v

说明：a verilog code for a clock.
<ö mer> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
<xiaobai> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ade

说明：用VERILOG HDL 语言实现一个8位串行乘法器-VERILOG HDL language with an 8-bit serial multiplier
<xiaobai> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] mult_addtree

说明：用VERILOG HDL 语言实现一个4位的流水线乘法器-VERILOG HDL language with a 4-bit pipelined multiplier
<xiaobai> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] cmultip

说明：用VERILOG HDL 实现节省乘法器的16位复数乘法器-With VERILOG HDL achieve savings of 16-bit complex multiplier multiplier
<xiaobai> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：用VERILOG实现一个被除数为8位、除数为4位的高效除法器-With VERILOG implement a dividend for the 8-bit, 4-bit effective divisor divider
<xiaobai> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] fec_enc

说明：实现RS（255，239）的编码器，语言为Verilog。-Implementation RS (255,239) encoder, language is Verilog.
<无名> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] peter

说明：七段数码管时钟动态显示 可显示 分秒时、并可以进行时分秒的加减设置-FUCK
<Peter> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] selctor

说明：二选一的选择输出器....verilog 实现-2 Select an option to achieve the output device .... verilog
<一> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] sbox

说明：verilog code for s-box generation for AES algorith
<clock> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ps2scan

说明：ps2口的数据采集verilog源码，带测试程序-ps2 port data acquisition
<hujianchao> 在 2025-06-15 上传 | 大小：1kb | 下载：0