资源列表
[VHDL编程] HappyBirthday.v
说明：基于Virtex-5的Happy Birthday程序 Verilog-Virtex-5-based the Happy Birthday procedures Verilog<chens> 在 2025-06-06 上传 | 大小：1kb | 下载：0
[VHDL编程] led_keyscan
说明：verilog文件写的微动按键拨码开关检测代码-verilog file micro key DIP switch detection code<盛瑞> 在 2025-06-06 上传 | 大小：1kb | 下载：0
[VHDL编程] BCD-youxianbianma
说明：优先编码器，通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language<victor> 在 2025-06-06 上传 | 大小：1kb | 下载：1
[VHDL编程] BCD-counter
说明：一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output s<victor> 在 2025-06-06 上传 | 大小：1kb | 下载：1
[VHDL编程] shift-register
说明：一个8位的左右移位寄存器电路，输入为时钟信号CLK，方向控制信号D， 输出信号为每个寄存器的状态。 -An 8-bit left and right shift register circuit, the input of the clock signal CLK, the direction control signal D, the output signal of the status of each register.<victor> 在 2025-06-06 上传 | 大小：1kb | 下载：1
[VHDL编程] clock
说明：时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o<victor> 在 2025-06-06 上传 | 大小：1kb | 下载：1
[VHDL编程] motor
说明：状态机电路，驱动步进马达的四相控制线圈A、B、C、D。马达向前 的四相控制线圈通电过程为：A-AB-B-BC-C-CD-D-DA-A…,后退的过程为A-DA-D-DC -C-BC-B-AB-A…,输入时钟信号CLK和DIR方向控制端控制马达的前进和后退。 -The state machine circuit, the driving of the stepping motor, the four-phase control coils A, B, and C, and D. The mo<victor> 在 2025-06-06 上传 | 大小：1kb | 下载：1
[VHDL编程] liushuideng
说明：基于fpga的sopc系统实现流水灯的软件代码-The fpga based sopc system software code for light water<张慧霞> 在 2025-06-06 上传 | 大小：1kb | 下载：0
[VHDL编程] binary_adder_subtractor
说明：binary adder / subtracter in vhdl<sree> 在 2025-06-06 上传 | 大小：1kb | 下载：0