[VHDL编程] PR-QMF

说明：实现基于matlab的QMFB的完全重建，是一篇经过仿真且经过测试的正确的代码，可用价值比较高。-Based on matlab QMFB the completely rebuilt, is a through simulation and tested the correct code, can be relatively high value.
<yang> 在 2025-06-06 上传 | 大小：1kb | 下载：1

[VHDL编程] counter

说明：将50MHz时钟信号分频为1Hz,对1Hz方波信号进行计数，并利用4连体数码管进行动态显示-50MHz clock signal at a frequency of 1Hz, to count the 1 Hz square wave signal, and using 4 Siamese digital tube dynamic display
<君君> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] register_test

说明：This a vhdl code for tseting the colour gen code for fpga-This is a vhdl code for tseting the colour gen code for fpga
<usha> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] simple_test

说明：This a vhdl code for colour converter fpga code for testing shape_gen code-This is a vhdl code for colour converter fpga code for testing shape_gen code
<usha> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] wr_rd_all_registers_test

说明：This a vhdl code for colour converter fpga code for testing write and read transfers code-This is a vhdl code for colour converter fpga code for testing write and read transfers code
<usha> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] intf_wrapper

说明：This a vhdl code for router code for testing write and read transfers code-This is a vhdl code for router code for testing write and read transfers code
<usha> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] divisor_frecuencia

说明：its a divider clock. its possible select the frequency based in a master clock
<edgar> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] files

说明：floating point testbench
<niveditha> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] jiaotong

说明：用xilinx的spartan3做的红绿交通灯，带有夜间模式-With of xilinx spartan3 do red and green traffic lights with night mode
<赖宗普> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] music

说明：用Verilog HDL编写的音乐彩灯程序-Music Lantern program written using Verilog HDL
<wenyangzeng> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_dly

说明：用于信息传输时的时钟延时程序，可根据使用情况修改部分内容。-choose a person for a job； make use of personnel； need hands
<李文> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] make-file-vcs.tar

说明：this the verilog code of 4:1 mux and i have used case statement to explain the logic of this mux-this is the verilog code of 4:1 mux and i have used case statement to explain the logic of this mux
<mahavir> 在 2025-06-06 上传 | 大小：1kb | 下载：0