[VHDL编程] JIFENLBOQI

说明：通过verilog hdl语言完成对积分梳妆滤波器的设计-By verilog hdl language used to complete the design of the integrator comb filter
<李永超> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] pulse_gen

说明：Pulse generator using VHDL for most of FPGAs
<Mehran> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] waveform

说明：The waveform of pulse generator code
<Mehran> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] control

说明：The Pipeline SPIN model using VHDL
<Mehran> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] decode

说明：The pipeline SPIN VHDL code (decode part)
<Mehran> 在 2025-12-20 上传 | 大小：1kb | 下载：1

[VHDL编程] execute

说明：The pipeline SPIN VHDL code (execute part)
<Mehran> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fetch

说明：The pipeline SPIN VHDL code (fetch part)
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[VHDL编程] memory

说明：The pipeline SPIN VHDL code (memory part)
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[VHDL编程] a

说明：用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写-verilog ise divider
<炎静> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Q

说明：求模程序。。没有调用ip核，根据数学算法，逼近的思想，来编写的求模程序-verilog square
<炎静> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_div2

说明：采用VHDL语言设计的分频器，仿真和实际电路板都测试过，没问题。-Divider using VHDL design, simulation and actual circuit boards are tested, no problem.
<xzb> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] minute_ct

说明：采用VHDL语言设计的分钟计时器，是时钟设计的一部分，已仿真和测试通过。-Design using VHDL-minute timer, the clock part of the design, simulation and testing has been passed.
<xzb> 在 2025-12-20 上传 | 大小：1kb | 下载：0