[VHDL编程] div_nonrestoring

说明：用verilog 实现的除法器 ，被除数32位 除数为16位-Divider using verilog realize the dividend 32 divisor is 16
<Andy> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart1

说明：使用VerilogHDL实现的一个串口，自己调试通过并实用-A usart program scr ipt with VerilogHDL program langrage, have used in applications!
<ggg> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] led_controller_register

说明：使用VeirlogHDL实现的一个LED数码管控制器-A LED controller implemented with VerilogHDL program langrage
<ggg> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] cnt4

说明：4位2进制计数器，可以灵活组装成任意位数的2进制计数器-4 binary counter, can be flexibly assembled into arbitrary digit binary counter
<jiasdhaf> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD1602

说明：4数据线的LCD1602，即只需4根数据线就可完成读写LCD1602-4 data lines LCD1602, which only four data lines can be completed literacy LCD1602
<xhjcehust> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-DDS

说明：基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率-FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency
<春雷> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] HEX8

说明：描述了七段数码管电路,实现正常的译码功能，并例化为集成8块的数码管模块-Descr iption of seven-segment digital tube circuit, the normal decoding function, and patients into integrated 8 digital control module
<lubo2288> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Filter

说明：该代码主要实现环路滤波器矩阵的设计，环路滤波器的功能主要是在鉴相器的输出端衰减高频误差分量，以提高抗干扰性能；在环路跳出锁定状态时，提高环路以短期存储，并迅速恢复信号。-The code mainly realizes the design of loop filter matrix, Loop filter function is mainly in the output of the phase discriminator attenuation of high frequency erro
<HQ> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] NCO

说明：指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是输入信号电压的函数的振荡器VCO，振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制，就可构成一个压控振荡器。-Refers to the output frequency and input voltage control oscillation (VCO) circuits, corresponding relationship with frequency is a function of the input signal
<HQ> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] card

说明：EMIF接口程序 EMIF接口程序 EMIF接口程序-EMIF interface program EMIF interface program EMIF interface program EMIF interface program
<李先生> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_interface_premier_slave

说明：verilog版的spi接口的slaver部分程序-verilog version of the spi interface slaver part of the program
<齐天大圣> 在 2025-07-17 上传 | 大小：1kb | 下载：0

[VHDL编程] divider_testbench_vhdl_611508553

说明：分频器的testbench测试，可联合仿真使用-Divider testbench test
<姬成> 在 2025-07-17 上传 | 大小：1kb | 下载：0