[VHDL编程] FLASH_id

说明：这是一个FPGA控制flash的一个读取ID代码，使用verilog语言，flash型号是k9k4G08U0-This is a flash of a FPGA control reads the ID code, use verilog language, flash model is k9k4G08U0
<郑精文> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] gray_binary_conv

说明：用VHDL实现的格雷码，有格雷码计数器、格雷码转二进制、二进制转格雷码！-VHDL implementation of the Gray code, there is Gray code counter, Gray code to binary, Gray code Binary!
<登入> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier

说明：This a multiplier code-This is a multiplier code
<lijun> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：直接驱动液晶显示器小程序，不通过DA转换，类似点阵操作-Direct drive LCD display applet, not through the DA converter, similar lattice operations
<louwuxin> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] cun

说明：一个四个地址的四位寄存器，实现存储、读取功能，并在数码管上显示数据的地址-A four addresses four registers for storage, read function, and displays the address of the data on the digital
<覃羽> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] DBounce

说明：Using mechanical switches for a user interface is a ubiquitous practice. However, when these switches are actuated, the contacts often rebound, or bounce, off one another before settling into a stable state. Several methods exist to deal with this te
<mihu> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fangbo--quartus

说明：VHDL语言编写的FPGA产生方波的程序，可供参考-VHDL program language to write the FPGA to produce square wave, for reference
<Smith Jick> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] seq_detector

说明：3比特的任意二值序列检测器(例如101、110、001等)。从任意序列中检测出三比特的序列。包含VHDL源码以及testbench测试源码程序。-The 3-bit binary sequence of any detector (e.g., 101,110,001, etc.). A three-bit sequence is detected from an arbitrary sequence. Includes VHDL source code and testbench test so
<10086> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16.v

说明：这是自己写的16bit ripple 形式的加法器的代码，用verilog写的，如果有用，fell free to download-This is to write 16bit ripple adder form of code, verilog written, if useful, fell free to download
<liuyang> 在 2025-06-07 上传 | 大小：1kb | 下载：1

[VHDL编程] addercs16.v

说明：这是自己写的 16 bits carry select adder 的verilog的代码，如果有用fell free to download-It is 16 bits verilog write their own code to carry select adder, if a useful fell free to download
<liuyang> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier.v

说明：依旧是自己写的一个8*8的乘法器的verilog代码，所以请大家下载，-Verilog still write their own code of an 8* 8 multiplier, so please download, thank you
<liuyang> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fulladder.v

说明：自己写的full adder的verilog代码，请大家下载。如果有问题请评论给我-Write your own full adder verilog code, please download. If you have questions, please give me a comment
<liuyang> 在 2025-06-07 上传 | 大小：1kb | 下载：1