[VHDL编程] key_state

说明：这是用vhdl编写的状态机来实现对灯的控制。比较简单，但对于状态机的理解是更进一步。-It is written vhdl state machine to achieve control of the lamp. Is relatively simple, but for the state machine is further understood.
<殷超> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] triangle

说明：这是用vhdl编写的三角波产生程序，比较简单，但是对于开发学者的思维还是有帮助的。当时我受益颇多，拿出分享。-This is a program used to generate the triangular wave vhdl written, relatively simple, but for the development of academic thinking is helpful. At that time, I bene
<殷超> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] sin_rising_judge

说明：这是用vhdl编写的正弦波触发程序，用单片机和fpga做示波器时，可以参考一下这个触发程序。-It is written by vhdl sine trigger when MCU and fpga do oscilloscope, you can refer to the trigger.
<殷超> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_cnt

说明：Frequency Counter in Verilog
<juan> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] Designing_With_FPGA_Part-2_LCD

说明：Designing With FPGA - Part 2
<juan> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] binDCT

说明：一种快速离散余弦变换硬件实现，对于初学者很有用-A fast discrete cosine transform implementation by using verilog
<xiaodonghu> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] AudioSubSystemStereo

说明：DE2-115 AUDIOSUBSSTEM
<ssthsfthsrths> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] agc_gen

说明：AGC(自动增益放大) Verilog代码 设计可以参考-AGC (automatic gain control) can refer to the Verilog code design
<ying> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] counterdiv

说明：用D触发器组成2分频电路，并对时钟进行计数-2-div frequency using D flip-flop circuit.
<lu> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] RAM_Delay

说明：利用块RAM实现数据延时，ab两路数据的位宽都是32位，a路延时16个时钟，b路延时8个时钟-Using block RAM data latency, ab two way data bits wide is 32, a way to delay 16 clock, eight clock delay b road
<PT> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] init_LCD

说明：Initializes Toppoly TD043MTEA1 LCD. R02: Type 1 Dot inversion, VD and HD low polarity, Latch data on falling edge, 800x480RGB R03: Software register standby, pre-charge enabled, 100 drive capacity, PWM enabled, VGL p
<Candace> 在 2025-06-02 上传 | 大小：1kb | 下载：0

[VHDL编程] txmit

说明：uart设计，发送模块，无校验位。先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位（这里没有），最后是高电平的停止位。-uart design, transmit module, no parity. First output of the start bit of a low level, and low to high output 8 data bits, then the optional pari
<Luke> 在 2025-06-02 上传 | 大小：1kb | 下载：0