[VHDL编程] code_clk_nco

说明：码时钟发生器，可灵活配置参数，根据比例得到自己所需的码时钟，可用于扩频通信-CODE CLK MODULE CDMA
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[VHDL编程] Adder4bit

说明：VHDL full adder 4 bit
<prasepvianto> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder4bit7Segment

说明：vhdl adder 4 bit to 7segmnet
<prasepvianto> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] BCDto7Segment

说明：vhdl bcd to seven segment
<prasepvianto> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] linear

说明：线性分组码编码电路和译码电路实现程序，仿真测试文件-Controls, coding, simulation test file linear block code
<任一涵> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] simple-uart

说明：书写的简单串口通信，可用于FPGA,与电脑连接，测试可用。-a simple uart communication，it can be used in FPGA，it can communicate PC to the FPGA by this code.
<lee> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] fm0_encode

说明：fm 0 encode source code by using verilog
<dd> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] mdc

说明：实现对MDIO通信接口的MDC主机时钟进行整形，输出占空比50 的时钟方波-MDIO communication interface to achieve the MDC host clock shaping, the output duty cycle of 50 of the clock Fang Bo
<nate> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] smg_clock

说明：基于FPGA开发板的数码管时钟代码，可用无误差，分别有时分秒。-a led clock verilog code,it can be used on fpga board,it can dispaly hour、minite and second.
<lee> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] del_skew

说明：按键消抖的verilog代码，在fpga开发板上可用，有按键功能的设计如果不消除抖动，可能会造成误触发-a cut key skew verilog code ,it can work on fpga card,key cut skew is very importent,the design may have error without the code.
<lee> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] rom

说明：生成rom的代码-The code generated rom.。。。。。。。。。。。
<zyz> 在 2025-12-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Stepper-motor

说明：步进电机驱动模块设计，使用硬件描述语言设计。-Stepper motor driver module design, using a hardware descr iption language design.
<zyz> 在 2025-12-17 上传 | 大小：1kb | 下载：0