[VHDL编程] UART_rec

说明：用Verilog语言写的串口接收程序。通过串口助手发送数据，在数据输出端可以看到发送的数据。（需要自己分配FPGA引脚)-Verilog language used to write the serial receiver. Send data through the serial port assistant. It can be seen at the data output terminal of the data transmission. (Need to assign your ow
<毛毛> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Correlator22BIT

说明：gps接收机基带信号处理的相关滤波器设计vhdl源程序，已经在实际产品中得到应用与验证，请放心使用。-Correlation filter gps receiver baseband signal processing design vhdl source code, has been applied and verified in the actual product, the ease of use.
<TIANKE> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Bootloader

说明：DSP6713引导程序，可以共烧写flas，用着很方便，共大家参考。-DSP6713 boot program, may be co-programming flash, with a very convenient, a total of reference.
<TIANKE> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] PHASE_ACCUMULATOR

说明：PHASE Accumulator for DFS. VHDL full working codes-PHASE Accumulator for DFS. VHDL full working codes..
<guruprasad sp> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] QAM-16-OFDM_Module

说明：QAM16-verilog code for OFDM module. includes mapping design
<guruprasad sp> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] FLOATING-BUFFER

说明：Floating Buffer verilog code for NOC design used for dynamic reconfiguration.
<guruprasad sp> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] crc16

说明：CRC 16 endcoder/ decoder. The source includes two modules. The first operates with 16 bit register. The second one operates with serial data.
<harvanek> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] crc5

说明：CRC 5 encription and decription module. Operates with serial input data, CRC output is 5bits register. If you decoding CRC the input is valid when output is set to 00000 .-CRC 5 encription and decription module. Operates with serial input data, CRC o
<harvanek> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] async_to_sync_reset

说明：async reset to sync reset
<ben2681990> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] calculator

说明：simple VHDL calculator
<HB> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：FPGA 循环拼接除法 循环拼接除法-FPGA Loop stitching DivisionLoop stitching Division
<段于> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] SEG7_IF

说明：SEG7_IP.v是七段数码管的驱动程序，符合avalon总线协议，可以直接添加七段数码管的ip核使用。-SEG7_IP.v is the seven segment digital tube driver, in line with the Avalon bus protocol, you can directly add the seven segment digital tube IP nuclear use.
<ww> 在 2025-06-10 上传 | 大小：1kb | 下载：0