[VHDL编程] pn10

说明：用verilog生成11级的pn序列，Xilinx平台(Generating 11 levels of PN sequences with Verilog)
<茉歌 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM

说明：VHDL code for PWM Generator with Variable Duty Cycle
<param > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] costas

说明：matlab科斯塔斯环的仿真，有波形，很实用的程序(matlab costas m programm)
<zhangqingxi > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] is61lv25616 (1)

说明：verilog测试，fpga测试片外sramis61lv25616，256个k个字，16位，比较难调(it is fpga is 61lv25616 simple verilog program,complete sram read and write.it can read and write .)
<utopia_xu > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] sramf

说明：简单的verilog程序，完成sram读写，CY68013开发板的原理图和PCB档。(array to simulate SRAM wire [(dqbits - 1) : 0] memprobe = {bank1[A], bank0[A]};)
<utopia_xu > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] fpgaasm

说明：is61lv25616简单的verilog程序，完成sram读写(`ifdef tAC_10 //if "`define tAC_10 " at beginning,sentences below are compiled)
<utopia_xu > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] pgaasm

说明：is61lv25616简单的verilog程序，完成sram读写 主要是基于FPGA(EP2C8Q208I8)下的SRAM驱动(1lv25616 simple verilog program, complete sram read and w1lv25616 simple verilog program, complete sram read)
<utopia_xu > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] fpgaasm

说明：6简单的verilog程序，完成sram读写ipcore 是用vhdl写的 但是不连接三态桥(am_IS61LV25616A61LV25616Aam61LV25616AV25616Aam61LV2561)
<utopia_xu > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] disp

说明：可以计时，显示时间。这个程序使用10MHz的时钟信号转为1Hz和500Hz的信号作为输入，来驱动显示数码管时间的。(You can clock and display time.)
<天快亮了 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] i2c_sel

说明：I2C slave 支持1带多，需要调试是否可用，有问题可以指出。(I2C slave side. Can support more than one band. I have been debugging, sure there is available)
<ryan祥子 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] asyn_fifo

说明：该源码包是异步fifo的Verilog语言模型，主要包括2个部分：异步fifo控制模块、测试文件。(The source package is asynchronous FIFO Verilog language model, including 2 main parts: asynchronous FIFO control module, test files.)
<叶古 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_fifo

说明：该源码包是同步fifo的Verilog语言模型，主要包括2个部分：同步fifo控制模块、测试文件。(The source package is a synchronous FIFO Verilog language model, including 2 main parts: synchronous FIFO control module, test files.)
<叶古 > 在 2025-06-15 上传 | 大小：1kb | 下载：0