[VHDL编程] AD9512_coe

说明：AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the cl
<小黄a小黄蛋 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_dp_fifo.v

说明：同步双端口FIFO, 可同时读写，FIFO深度宽度可通过参数配置，带SV断言测试。(Dual Port Synchronization FIFO for ASIC/FPGA)
<junkaizhan > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] Clock generator

说明：A clock Generator in verilog
<sadii > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ddr3_rw_ctrl

说明：verilog基于DDR3 xilinx IP核 的DDR3的读写控制，方便学习(it is based on DDR3 IP core of xilinx)
<superali > 在 2025-06-15 上传 | 大小：1kb | 下载：1

[VHDL编程] cameralinkin_2_axis

说明：cameralink转axi_stream接口(cameralink to axi_stream)
<哈哈圈 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] flash_test

说明：使用Verilog HDL语言驱动FPGA读写flash(FPGA read and write flash)
<xyheng > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] KEYPD

说明：Keypad sample. Vhdl language
<Wens > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] UART

说明：UART串口通信模块：包括接收模块RXD、发送模块TXD、分频模块FREDIV(UART serial communication module: including receiving module RXD, sending module TXD, frequency division module FREDIV)
<小_马 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC

说明：vhdl analog digital converter
<scuk > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ac_acquire

说明：ads127l01串联模式，串联了两个芯片，此时最大采样率不能用。osr的值为 01，10，11.(Ads127l01 series mode, in series with two chips, at this time the maximum sampling rate can not be used. The value of OSR is 01, 10, 11.)
<纷飞血 > 在 2025-06-15 上传 | 大小：1kb | 下载：1

[VHDL编程] OTU_RXBLK

说明：cctv otu rx block source
<seckim1 > 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] kdw_tsohcnt

说明：cctv otu top source source block
<seckim1 > 在 2025-06-15 上传 | 大小：1kb | 下载：0