[VHDL编程] fira

说明：这是一个用FPGA中DSP Bulider做的一个FIR滤波器，很好使用，我已经测试过了-This is an FPGA, DSP Bulider used to do a FIR filter, a very good use, I have tested the
<王军> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] SDRAM

说明：SDRAM控制器，Verilog代码编写，让你快速了解SDRAM的读写时序。包含Modelsim仿真工程和学习笔记-SDRAM controller, Verilog coding, allows you to quickly understand the SDRAM read and write timing. Modelsim simulation engineering and contains study notes
<jianzi> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] decoder_bcd7seg

说明：Basic 7-segment decoder for Verilog
<luis> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] PWM

说明：基于FPGA的PWM的一小段代码！用VERILOG 写的，主要是控制一盏led灯的亮度问题-Based on FPGA PWM of small pieces of code! VERILOG with written, main is to control a lamp that led lamp brightness problem
<zhangyuguang> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] CycloneIII_EP3C40F780C8_4_Button_LED

说明：SOPC,CycloneIII系列芯片EP3C40F780C8，NIOS II IDE,按键开灯实验代码 -SOPC,CycloneIII，EP3C40F780C8，button—_led code
<leiyitan> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] CycloneIII_EP3C40F780C8_7_KB_7seg

说明：SOPC,CycloneIII系列芯片EP3C40F780C8，NIOS II IDE,七段数码管实验代码-SOPC,CycloneIII，EP3C40F780C8，KB_7seg code
<leiyitan> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] CycloneIII_EP3C40F780C8_10_One_Wire

说明：SOPC,CycloneIII系列芯片EP3C40F780C8，NIOS II IDE,单总线实验代码 -SOPC,CycloneIII，EP3C40F780C8，One_Wire code
<leiyitan> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] clock

说明：基于VHDL的数字时钟设计，能很好的模拟数字时钟显示-VHDL-based digital clock design, can be a good analog and digital clock display
<蔡冬阳> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] Verilog_seg7

说明：Quartus的原理图和.v文件混合输入编程-The mixed input method of schematic File and Verilog HDL File for Quartus II
<杨勇> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] pwm

说明：一个宽度脉冲调制pwm的模板，因为是学习使用的，增加了数据输入以便在开发板的led灯中观看实验现象，输入数据越大led的亮度越大-A pulse width modulation pwm template, because it is learning to use, increasing the data input for viewing experimental phenomena in the development board led lamp, the greater the gre
<邓智浩> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] dds

说明：FPGA产生dds正弦信号,基于quartus-FPGA generate dds sine signal, based on quartus
<谢松伯> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0

[VHDL编程] SystemVerilog_3.1a

说明：system Verilog language reference manual
<彭久涛> 在 2025-06-16 上传 | 大小：2.89mb | 下载：0