[VHDL编程] ECCgenAndLoc

说明：基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序，EccErrLoc文件夹为ECC错误定位程序。-Xilinx ISE environment based on the development of VHDL the NAND flash ECC to achieve, eccGen256Byte folder produced for the ECC procedures, EccErrLoc folder l
<卓智海> 在 2025-06-19 上传 | 大小：1.43mb | 下载：0

[VHDL编程] VCollide201

说明：模型冲突检测，是VCollide的压缩文件。能够检测虚拟物体是否发生碰撞，并返回信息-Model of conflict detection is VCollide the compressed file. Can detect whether a collision between virtual objects, and return information
<马葱花> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] MUSIC

说明：16*16点阵循环显示8个汉字，有背景MIDI音乐输出，有一个键盘控制音乐的选择，还附带乐曲弹奏功能。有比较详细的注解。-16* 16 dot matrix display cycle of 8 Chinese characters, with background MIDI music output, there is a keyboard to control the choice of music, but also with music playing capabilities. Mor
<叶华> 在 2025-06-19 上传 | 大小：1.43mb | 下载：0

[VHDL编程] MIPSCPU_MultiCircle

说明：流水线的一个循环源码设计，基于mips流水线的设计-Pipeline a loop source design, based on the design of the mips pipeline
<唐鑫> 在 2025-06-19 上传 | 大小：1.43mb | 下载：0

[VHDL编程] xdtxylysj

说明：一本很好的讲解通讯方面的书籍,主要包括电话通信网，移动通信网-a very good book that intoduce the knowledge of communication
<PETER> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] VGA_test

说明：这里主要是用FPGA开发工具QUARTUS II来进行VGA的驱动-VGA fpga quartus
<李斌> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] 1

说明：基本verilog语言的使用 基本verilog语言的使用-Basic Verilog language using the basic Verilog language using the basic Verilog language use
<黄帅哥> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] ll_clock

说明：数字电子钟的设计，振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。- Digital electronic clock design, stable high frequency oscillator generates a pulse signal as a digital c
<李建国> 在 2025-06-19 上传 | 大小：1.43mb | 下载：0

[VHDL编程] XC3S700_PS2_Test

说明：红色飓风3S700AN开发板PS2接口测试例程-Red Hurricane 3S700AN ​ ​ PS2 interface development board test code
<Eddie> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] FIR_dida

说明：自己写的FIR滤波器设计，verilog语言写的，很好用-Write your own FIR filter design, verilog language, easy to use
<chenshuo> 在 2025-06-19 上传 | 大小：1.43mb | 下载：5

[VHDL编程] TX_BaudrateCounter

说明：本节包括SpaceWire中的波特率模块的代码，负责提供6.4us和12.8us的定时作用-the code of botel in spacewire
<鲁仪林> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0

[VHDL编程] VHDL-projects

说明：I have simple five VHDL projects. I use FPGA Spartan3A family board with XC3S50A FPGA chip. This project was created in Xilinx ISE Design Suite version (13.2).It contains divider,XOR blocks, counters, moore automat and more.
<Jaroslav> 在 2025-06-19 上传 | 大小：1.44mb | 下载：0