[VHDL编程] dc_rmv

说明：这是一个用verilog写的DC滤波器，即melp算法中预处理部分，主要滤除50hz工频干扰，采用一个4阶的切比雪夫高通滤波器，截去频率位60hz以下的信号，其阻带的衰减位30db。-This is a verilog to write a DC filter the preprocessing part that melp algorithm, main filter 50hz frequency interference, the use of a fourth-order Chebyshe
<张妞妞> 在 2025-06-13 上传 | 大小：4.54mb | 下载：0

[VHDL编程] UART-by-Verilog

说明：用Verilog实现UART，并且附有详细说明那个-The Verilog UART, and with the detailed descr iption that
<史欧文> 在 2025-06-13 上传 | 大小：141kb | 下载：0

[VHDL编程] DLF

说明：可增可减的计数器，可以用于全数字锁相环中的环路低通滤波器-Either upwards or downwards counter low-pass filter can be used for all-digital phase-locked loop in the loop
<QJ> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] EDA-xiti

说明：由12进制和60进制计数器组成的时钟电路。-12 229 and 60 binary counter clock circuit.
<rongliang> 在 2025-06-13 上传 | 大小：429kb | 下载：0

[VHDL编程] tutorial1

说明：Example of VHDL. How to start with VHDL concepts.
<japi> 在 2025-06-13 上传 | 大小：2.69mb | 下载：0

[VHDL编程] procesador_1

说明：VHDL project of a small CPU
<japi> 在 2025-06-13 上传 | 大小：254kb | 下载：0

[VHDL编程] amb-cui_current_filter1211

说明：确实可用的电机用死区控制程序，已验证稳定性-Motor control deadband control
<tiger> 在 2025-06-13 上传 | 大小：1.46mb | 下载：0

[VHDL编程] dds_work

说明：verilog语言编写，在Quartus II里仿真DDS的产生，包括所有仿真生成的相关文件--verilog language in the Quartus II DDS in the generation of simulation, including all documents generated by the simulation,
<郑鹏岩> 在 2025-06-13 上传 | 大小：4.85mb | 下载：0

[VHDL编程] FIFOverilog

说明：异步FIFO实现数据先入先出的存储方式基于verilog HDL语言-Asynchronous FIFO first-in, first-out data storage based on Verilog HDL language
<章鱼> 在 2025-06-13 上传 | 大小：11kb | 下载：0

[VHDL编程] 8051_PLJ

说明：本设计基于8051IP Core和FPGA技术结合提出一种等精度频率测量方案，解决了传统测频方法测频精度随频率的下降而下降的问题。-The design is based 8051IP Core and FPGA technology combined proposes a precision frequency measurement solutions solve the traditional frequency measurement frequency measurement accu
<上扬> 在 2025-06-13 上传 | 大小：12.87mb | 下载：0

[VHDL编程] my_uart

说明： 本程序采用Verilog HDL程序编写的串口程序。-The program uses the Verilog HDL programming serial procedures.
<周向阳> 在 2025-06-13 上传 | 大小：504kb | 下载：0

[VHDL编程] IEEE-Std-1364.1-2002-Verilog-RTL-Synthesys

说明：IEEE Std 1364.1-2002 Verilog RTL Synthesys
<max> 在 2025-06-13 上传 | 大小：372kb | 下载：0