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[VHDL编程] liushuideng
说明:verilog HDL程序,功能:点亮LED灯,并实现右移的流水效果,已在FPGA板上验证过。-failed to translate<vera> 在 2025-07-28 上传 | 大小:306kb | 下载:0
[VHDL编程] anjian-shumaguan-liushuideng
说明:verilog HDL语言,功能:按键控制,数码管显示多个状态,同时显示动态流水灯-failed to translate<vera> 在 2025-07-28 上传 | 大小:55kb | 下载:0
[VHDL编程] 24xiaoshijishuqi
说明:用verilog编写的24小时计数器,可以用作电子时钟,简单易懂。-Written in verilog 24 hour counter, which can be used as electronic clock, easy to understand.<龙树东> 在 2025-07-28 上传 | 大小:999kb | 下载:0
[VHDL编程] 12864hanzixianshi
说明:基于FPGA 的12864液晶显示汉字,用verilog编写的。-12864 liquid crystal display Chinese characters based on FPGA, written in verilog.<龙树东> 在 2025-07-28 上传 | 大小:390kb | 下载:0
[VHDL编程] taxicounter
说明:基于CPLD的出租车计价器,采用vhdl语言开发,能模拟实现出租车计价器的功能-Taxi meter based on CPLD, using VHDL language development, can realize the taxi meter simulation functions<康国炼> 在 2025-07-28 上传 | 大小:253kb | 下载:0
[VHDL编程] mode3by3_generate_module
说明:用verilog编写的3x3模块!用于图像处理算法中的中值滤波和边缘检测等等!-failed to translate<张皓> 在 2025-07-28 上传 | 大小:912kb | 下载:1
[VHDL编程] count_0
说明:利用控制器和数据通道组成的连续16bits中两个1之间间隔0个数最大的计数器。包括顶层模块,控制器模块和数据通道模块的Verilog源码和时序仿真波形。-Continuous 16bits using the controller and data path in intervals of two between 1 and 0 of the largest number of counter. Including the top module, controller module and da<fc> 在 2025-07-28 上传 | 大小:293kb | 下载:0