[VHDL编程] Altera-FPGA-TimeQuest

说明：在Altera的FPGA中实现高速Link口的时序约束方法-The timing constraints Methods in Altera' s FPGA to achieve high-speed Link port
<zhouwei> 在 2025-06-08 上传 | 大小：464kb | 下载：0

[VHDL编程] SPI_fpga_w_r_sigle

说明：verilog fpga spi slave 收发测试 有简单的协议 modelsim仿真通过 -simple protocol modelsim verilog fpga spi slave transceiver test simulation by
<飞天狐> 在 2025-06-08 上传 | 大小：2.53mb | 下载：0

[VHDL编程] myfir

说明：verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件-order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file
<yangyang> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] System-Verilog-and-HDL-skills

说明：这个教程讲了如何用SystemVerilog写一个CPU，这个教程是和视频专辑http://i.youku.com/u/UMTExNzExOTgw/videos一起使用的，而且里面讲了一些FPGA的逻辑设计技巧-This tutorial about how to use SystemVerilog write a CPU, this tutorial is used in conjunction with, and the video album http://i.youku.com/u/UM
<易瑜> 在 2025-06-08 上传 | 大小：3.04mb | 下载：1

[VHDL编程] Verilog

说明：学习快速入门verilog的程序 学习verilog必备 非常全面 共包含42个实例代码-Learn QuickStart verilog program learn verilog essential very comprehensive example code contains a total of 42
<li> 在 2025-06-08 上传 | 大小：20.04mb | 下载：0

[VHDL编程] exp_r_alu

说明：总线传输实验，包含下载到实验箱验证,数码管。二极管显示-Bus transfer experiments, contains downloaded to the validation of the test box, digital tube. Diode display
<肖倩> 在 2025-06-08 上传 | 大小：387kb | 下载：0

[VHDL编程] VHDL

说明：基于VHDL语言的交通灯设计:通过状态机设计实现交通灯的红黄绿三种灯显示.其功能包括:红绿黄灯显示,倒计时功能,测试功能,手动控制功能.-Based on VHDL design of traffic lights: red, yellow, and green traffic lights, three lights through the state machine design features include: red, green, yellow, countdown function
<小雪> 在 2025-06-08 上传 | 大小：801kb | 下载：0

[VHDL编程] zongxianchuanshu

说明：湖南大学总线传输实验 原理图及仿真结果-Hunan University bus transfer experimental experimental schematics and simulation results
<肖倩> 在 2025-06-08 上传 | 大小：126kb | 下载：0

[VHDL编程] 4-1Multiplexer

说明：mux 4x1 wire command verilog code
<Logesh> 在 2025-06-08 上传 | 大小：31kb | 下载：0

[VHDL编程] halfaddersch

说明：halfadder sch vhdl code
<Logesh> 在 2025-06-08 上传 | 大小：217kb | 下载：0

[VHDL编程] vga1

说明：基于赛灵思的ISE实现的VGA驱动模块，仿真通过-Based on the Xilinx ISE realized VGA driver module, through simulation
<康晓> 在 2025-06-08 上传 | 大小：120kb | 下载：0

[VHDL编程] SDR-SDRAMverilog

说明：经典三星SDR SDRAM读写verilog代码分享-Classic Samsung SDR SDRAM read and write verilog code share
<liuxiaoyu> 在 2025-06-08 上传 | 大小：3.87mb | 下载：0