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[VHDL编程] Dragon-Heart_VERILOG.doc
说明:神州龙芯cpu的verilog设计规范,本规范适用于下列三种 Verilog代码文件的编写:1)可综合逻辑部件;2)虚拟部件(Virtual Component--VC);3)测试模块(testbenches)。-The verilog design specification of BLX cpu<Victor> 在 2025-12-26 上传 | 大小:65kb | 下载:0
[VHDL编程] code-water-no-cache
说明:5级流水无cache的cpu代码,基于verilog,串行,两级流水-cpu code with no water nor cache<Victor> 在 2025-12-26 上传 | 大小:12kb | 下载:0
[VHDL编程] digita_clock
说明:spartan 3 7 segment clock display<asra12> 在 2025-12-26 上传 | 大小:4.12mb | 下载:0
[VHDL编程] VHDL-uart
说明:本程序应用VHDL语言,详细描述了RS232串口协议,包括发送,接收,波特率的产生,模块化编程,对于初学者尤为有宜!-The program in VHDL language, the detailed descr iption of the RS232 serial protocol, including sending, receiving, and baud rate generation, modular programming, especially for beginners sho<wangsheng> 在 2025-12-26 上传 | 大小:13kb | 下载:0