[VHDL编程] pwm_custom

说明：（8）实验8：添加用户组件外设实验，完整的设计工程文件在pwm_custom文件夹下 -(8) Experiment 8: add user components peripherals experiment, a complete design engineering files in pwm_custom file folder
<boyzone> 在 2025-06-09 上传 | 大小：12.56mb | 下载：0

[VHDL编程] LL

说明：verilog语言描述的SDRAM程序代码。-verilog language to describe the the SDRAM procedure code.
<whh> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] LL

说明：verilog语言的异步接口转换设计程序代码.-verilog language the asynchronous interface converter design code.
<whh> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[VHDL编程] LL

说明：verilog语言的计数器设计程序代码。-counter verilog language design code.
<whh> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] LL

说明：verilog语言描述的异步FIFO设计。-verilog language to describe the asynchronous FIFO design.
<whh> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[VHDL编程] VGA_control

说明：介绍用VHDL实现vga控制的原理及方法，并提供了一个实例-Introduced the use of VHDL realization of a vga control principles and methods, and provides an example
<陈> 在 2025-06-09 上传 | 大小：2.02mb | 下载：0

[VHDL编程] hfjhtb

说明：整个ofdm系统的每一步功能的verilog实现-The ofdm system as a whole every step functions verilog implementation
<hfj> 在 2025-06-09 上传 | 大小：1.43mb | 下载：0

[VHDL编程] di4

说明：1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。 显
<吴凤妹> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] wu1_selfcheck_beh_0

说明：32位的乘法器，能在ISE软件中进行仿真。能看到仿真效果。-32-bit multiplier, the ISE software simulation. Can see the simulation results.
<吴凤妹> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] wu2

说明： 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。
<吴凤妹> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] di3

说明：IP核和乘法运算模块分别有两个输入端口a、b和clk时钟脉冲信号及一个输出端口p，用例化语句将这两个模块合成一个乘法器后就生成了由两个输入端口a、b和clk时钟脉冲信号及两个输出端口p1、p2组成。-IP cores and multiplication module respectively, the two input ports of a, b, and clk clock signal and an output port p, these two modules with the in
<吴凤妹> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] di1

说明：计数器的设计，可以累加计数。实现计数功能，代码功能如下所示。-Count-counter design. Counting function, the function of the code is shown below.
<吴凤妹> 在 2025-06-09 上传 | 大小：1kb | 下载：0