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[VHDL编程] sdram_mdl
说明:FPGA控制SDRAM的工程,是用Verilog写的,很好用-FPGA to control the SDRAM project is written in Verilog, easy to use<laiqingsong> 在 2025-12-29 上传 | 大小:2.4mb | 下载:0
[VHDL编程] elec_clock_if
说明:VHDL 最简单数字电子时钟程序(一个process),无时间设置,闹钟等功能。-VHDL simple digital electronic clock program (ONLY a process). NO the time setting, alarm clock function.<小寒> 在 2025-12-29 上传 | 大小:337kb | 下载:0