[VHDL编程] System_Verilog_for_Verification

说明：System Verilog for Verification
<Forest> 在 2025-12-30 上传 | 大小：1.91mb | 下载：0

[VHDL编程] arm-uart-pro

说明：arm uart实验指导书，实用的基础教程实验
<clyde> 在 2025-12-30 上传 | 大小：1.5mb | 下载：0

[VHDL编程] mm

说明：简单的74161的实验，完成功能仿真以及相关的实验测试，测试可以使用-experiment with SN74161 and simulator
<李旭> 在 2025-12-30 上传 | 大小：314kb | 下载：0

[VHDL编程] hdlsrc

说明：ofdm transceiver code
<pari> 在 2025-12-30 上传 | 大小：15kb | 下载：0

[VHDL编程] FPGA0

说明：SRAM读写时序，先读入一串数据，然后再实现输出-SRAM write and read
<huangjuan> 在 2025-12-30 上传 | 大小：41kb | 下载：0

[VHDL编程] LCD12864english

说明：VHDL控制液晶显示模块，显示英文字符，用LCD12864显示英文-VHDL control the LCD module, display the English characters display English LCD12864
<温杰> 在 2025-12-30 上传 | 大小：47kb | 下载：0

[VHDL编程] Chapter3

说明：about or code in VHDL
<khoa> 在 2025-12-30 上传 | 大小：9kb | 下载：0

[VHDL编程] experiment

说明：西门子的流水灯 实测ok 重在方法 移位指令实现的-Siemens water lights measured ok focuses on the shift instruction
<*> 在 2025-12-30 上传 | 大小：305kb | 下载：0

[VHDL编程] alu

说明：module alu (ina,inb,ALU_BUS,S,cout,y,clk) input[7:0] ina input[7:0] inb input ALU_BUS,clk input[2:0] S output cout output[7:0] y reg cout reg[7:0] y always @(posedge clk) begin if(ALU_BUS) begin case(S)
<suhuhu> 在 2025-12-30 上传 | 大小：468kb | 下载：0

[VHDL编程] C2Mif

说明：。.mif文件生成器 FPGA rom 的生成-producer of .mif file
<whb> 在 2025-12-30 上传 | 大小：105kb | 下载：1

[VHDL编程] wei_xulie

说明：为序列发生器，数字系统传输性能分析设计，做眼图测试用-Sequence generator, digital transmission performance of system analysis and design, make eye test
<sunyanjuan> 在 2025-12-30 上传 | 大小：589kb | 下载：0

[VHDL编程] singen

说明：利用vhdl在quartusii中编写的正弦信号发生器，并在quartusii中进行了仿真-Using the VHDL in a QuartusII in the preparation of the sinusoidal signal generator, and makes simulation in QuartusII
<sunyanjuan> 在 2025-12-30 上传 | 大小：539kb | 下载：0