[VHDL编程] Virtex-5

说明：The Virtex® -5 family provides the newest most powerful features in the FPGA market. Using the second generation ASMBL™ (Advanced Silicon Modular Block) column-based architecture, the Virtex-5 family contains five distinct platforms (sub-f
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[VHDL编程] Embedded-Processor-Block

说明：This reference guide is a descr iption of the embedded processor block in Virtex® -5 FXT FPGAs.
<zhang> 在 2025-06-26 上传 | 大小：2.53mb | 下载：0

[VHDL编程] decrypt_controll

说明：controller for fast_aes128. Sends start and load pulses at a lower clock than main_clk.
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[VHDL编程] downsizer

说明：A FSM that extracts the 18 LSB out of a 128 bit vector and forwards it as a 18 bit vector.
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[VHDL编程] freqdiv

说明：A frequenzzzy divider that divides the clock signal rate with a factor of 25.
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[VHDL编程] IO_controll

说明：this a controller, mainly for the nexys2 board based around the spartan 3E fpga from xilinx. controlls various outputs and inputs.-this is a controller, mainly for the nexys2 board based around the spartan 3E fpga from xilinx. controlls various outpu
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[VHDL编程] stoppsignal

说明：A VHDL module that counts long pulses on the inport counting rising edges.
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[VHDL编程] mc_t

说明：利用verilog实现H.264中半像素插值功能。30个周期完成一个4x4块儿的横向、纵向和斜向的插值。-Verilog implementation using H.264 in the half-pixel interpolation function. 30 cycles to complete a 4x4 pieces of horizontal, vertical and diagonal interpolation.
<吴汶泰> 在 2025-06-26 上传 | 大小：16.5mb | 下载：0

[VHDL编程] mc

说明：通过VHDL实现H.264算法中的半像素插值模块。该模块儿可在30个周期内完成一个4x4块的横纵斜插值。-H.264 algorithm by VHDL implementation of the half pixel interpolation module. The module can be in 30 children complete a cycle of vertical and horizontal 4x4 block Xiecha value.
<吴汶泰> 在 2025-06-26 上传 | 大小：405kb | 下载：0

[VHDL编程] DM9000A

说明：关于DM9000A开发，使用NIosII软件，alteraFPGA进行设计的实例-About DM9000A development, use NIosII software, alteraFPGA examples of design
<杨晓飞> 在 2025-06-26 上传 | 大小：1.84mb | 下载：0

[VHDL编程] bei

说明：应用VHDL语言写的倍频器，通过对高频信号的分频得到较低频率信号的倍频-Applications written in VHDL multiplier, high-frequency signals through low frequency signal divided by the frequency
<胡佳> 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_div

说明：deviseur de fréquence pour fpga
<thami> 在 2025-06-26 上传 | 大小：1kb | 下载：0