[VHDL编程] Chapter4-Sample

说明：I2C总线和RS- 232串行端口已成为嵌入式系统主要的数据交换接口，可以实现嵌入式系统与外围设备之间的数据传输[2]。但是，在E2PRO里面需要一些I2C总线来写入数据，因为数据技术上的原因，如果没有其他办法，将无法达到所要求的传输速率；同样，对于RS -232串行端口，如果收发程序时处理不当，-I2C-bus and RS-232 serial port has become a major embedded systems for data exchange interfaces, emb
<wangss> 在 2025-06-24 上传 | 大小：209kb | 下载：0

[VHDL编程] rili

说明：电子日历 vhdl版 采用VHDL语言编写的万年历程序 电子日历 vhdl版 -Vhdl electronic calendar using VHDL language version of the calendar program calendar vhdl electronic version
<shinlidongdong> 在 2025-06-24 上传 | 大小：7.84mb | 下载：0

[VHDL编程] h_adder

说明：采用VHDL语言编写的半加器程序，希望对大家有用。-VHDL language using the half adder program, we hope to be useful.
<鲁天> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] NFC-for-Mobile-Phones

说明：在手机设计方案中采用NFC架构和技术的实现方法-The use of mobile phone design in architecture and technology NFC Implementation
<Shen Fei> 在 2025-06-24 上传 | 大小：2.5mb | 下载：0

[VHDL编程] DSP48E1_Slice_User_Guide

说明：xilinx Virtex-6 系列FPGA的DSP模块DSP48E1使用手册Virtex-6_FPGA_DSP48E1_Slice_User_Guide.-The user s guide forDSP48E1 Slice of the xilinx virtex fpga.
<李伟> 在 2025-06-24 上传 | 大小：718kb | 下载：0

[VHDL编程] virtex_5_user_guide

说明：xilinx FPGA virtex-5系列FPGA器件手册-the user s guide for the xilinx virtex-5 fpga.
<李伟> 在 2025-06-24 上传 | 大小：4.62mb | 下载：0

[VHDL编程] tri_states

说明：用Verilog语言写一个三态缓冲器，必须使两个使能端都有效，才能允许器件的三态输出有效。已编译通过。-Using the language of Verilog to make a tri-states machine.
<sunying> 在 2025-06-24 上传 | 大小：246kb | 下载：0

[VHDL编程] D_chufaqi

说明：用Verilog语言写一个D触发器。在时钟上升沿触发和在时钟下降沿触发。-Using Verilog to make a trigger or flip-flop.
<sunying> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] booth

说明：8位改进型booth算法的verilog源代码-8bit booth verilog
<rrtt> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] register

说明：用Verilog语言写一个简单的移位寄存器，可以进行算术移位和逻辑移位。-Verilog language used to write a simple shift register, can be arithmetic shift and logical shift.
<sunying> 在 2025-06-24 上传 | 大小：307kb | 下载：0

[VHDL编程] Vr74x163

说明：用Verilog HDL语言写一个计数器，每当时钟到来时计数器加1.-Verilog HDL language used to write a counter, when the clock arrives counter plus 1.
<sunying> 在 2025-06-24 上传 | 大小：269kb | 下载：0

[VHDL编程] Timer_sigtap

说明：用Verilog HDL语言写一个计时器。其实就是在计数器的时钟输入端输入一个固定频率的时钟-Verilog HDL language used to write a timer. Is actually counter clock input of a fixed frequency clock input
<sunying> 在 2025-06-24 上传 | 大小：2.67mb | 下载：0