[VHDL编程] LEDs

说明：LEDs VHDL源码 经修改,功能正常,可综合.-LEDs VHDL source code
<TBR> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fpuvhdl_latest

说明：the code describle a floating point adder with verilog
<frank> 在 2025-06-20 上传 | 大小：130kb | 下载：0

[VHDL编程] F_ADD

说明：a adder with verilog-a adder with verilog
<frank> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL

说明：分别采用行为描述，数据流描述和结构描述 编写的VHDL代码 同时，含有各自的testbench-Behavioral descr iptions were used, the data flow schema descr iption and VHDL code written at the same time, with their testbench
<阿力> 在 2025-06-20 上传 | 大小：31kb | 下载：0

[VHDL编程] chapter4

说明：Verilog HDL的通信系統源代码范例
<吳郭魚> 在 2025-06-20 上传 | 大小：6kb | 下载：0

[VHDL编程] chapter5

说明：Verilog HDL的通信系統-Verilog HDL的通信系統
<吳郭魚> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] chapter6

说明：數位調製與解調系統設計 -數位調製與解調系統設計
<吳郭魚> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] chapter7

说明：RS編解碼系統設計 -RS編解碼系統設計
<吳郭魚> 在 2025-06-20 上传 | 大小：10kb | 下载：0

[VHDL编程] verilog

说明：verilog code for the decription of the fsm of the controller
<s> 在 2025-06-20 上传 | 大小：7kb | 下载：0

[VHDL编程] cnt8bc

说明：8位加减带异步复位计数器，使用双向输入管脚- Design an 8-bit up and down synchronous counter in VHDL with the following features: The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered. The counter is with an asynchro
<fjmwu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：先进先出存储器A 511x8 FIFO with Common Read/Write Clock 带读写时钟-A 511x8 FIFO with Common Read/Write Clock
<fjmwu> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] FSMwithOutputsDecode

说明：有限状态机FSM with Outputs Decoded in Parallel Output Register-FSM with Outputs Decoded in Parallel Output Register
<fjmwu> 在 2025-06-20 上传 | 大小：1kb | 下载：0