[VHDL编程] EDA1

说明：完成一位二进制全减器的设计，采用文本输入法分别实现，分层设计，底层采用半加器和逻辑门实现。-Completion of a binary full subtracter design, implementation, respectively, using the text input method, hierarchical design, are based on half adder and logic gates.
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[VHDL编程] EDA2

说明：模可变计数器的设计：设置一位控制位M，要求M=0，模23计数；M=1，模109计数；计数结果用动态数码管表示。-Die Variable Counter Design: Setting a control bit M, requires M = 0, module 23 counts M = 1, module 109 counts count the results of dynamic digital control said.
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[VHDL编程] EDA3add

说明：序列信号发生器与检测器设计：用状态机设计实现串行序列检测器的设计，先设计（可用原理图输入法）序列信号发生器产生序列：0111010011011010；再设计检测器，若检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。-Sequence signal generator and detector design: The Design and Implementation of a serial sequence of state machine design of
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[VHDL编程] EDA4

说明：数字钟设计：实现动态数码管显示时分秒； 可以预置为12小时计时显示和24小时计时显示；一个调节键，用于调节目标数位数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数。 -Digital clock design: dynamic digital display, hour can be preset to 12-hour time display and 24-hour time display a regulatory key target for reg
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[VHDL编程] EDA5

说明：交通灯控制器设计：1．有MR(主红)、MY（主黄）、MG（主绿）、CR（乡红）、CY（乡黄）、CG（乡绿）六盏交通灯需要控制； 2．交通灯由绿→红有4秒黄灯亮的间隔时间，由红→绿没有间隔时间； 3．系统有MRCY、MRCG、MYCR、MGCR四个状态； 4．相间公路右侧各埋有一个传感器，当有车辆通过相间公路时，发出请求信号S； 5．平时系统停留在MGCR状态，一旦S信号有效，经MRCY转入MRCG状态，但要保证MRCG状态也不得短于一分钟； 6．一旦S信号无效，系统脱离MRC
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[VHDL编程] EDA6

说明：实现乐曲发生器的设计。乐曲选取《梁祝》中化蝶部分。-Music Generator implementation. Select the music " Butterfly Lovers" in the butterfly section.
<周旋> 在 2025-06-07 上传 | 大小：736kb | 下载：0

[VHDL编程] LabDesign

说明：A Nice Lab Design Contains Different Implementations to different logic functionalistsand simulation to PIC16F84A using Verilog-A Nice Lab Design Contains Different Implementations to different logic functionalistsand simulation to PIC16F84A using Ve
<ayd> 在 2025-06-07 上传 | 大小：1.06mb | 下载：0

[VHDL编程] spdmeasure

说明：脉冲测速，用VERILOG语言实现，自动跳档-Pulse velocity, with the VERILOG language, automatically skip files
<dingweisen> 在 2025-06-07 上传 | 大小：22.84mb | 下载：0

[VHDL编程] USB_LOOP

说明：该Verilog程序基于USB芯片68013,FPGA50T,实现了两台电脑之间使用两个68013和一个FPGA50T来通信-Verilog program is based on the USB chip 68013, FPGA50T, realized between two computers using two 68013 and one FPGA50T to communicate
<zero> 在 2025-06-07 上传 | 大小：2kb | 下载：0

[VHDL编程] cpilegame

说明：cpilegame - cpilegame by varilog
<dongguk> 在 2025-06-07 上传 | 大小：323kb | 下载：0

[VHDL编程] Frame_2D

说明：自己编写的通用2维框架结构，可以计算模态、静力、动力响应-A 2D fr a me building of ANSYS developed by myself, can calculate modal, static and dynamic response
<Wang Yan> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] Fredevider_n

说明：任意N偶数倍频率分频器VHDL语言，编译器MAX_PLUS2-Any even multiple of the frequency divider N VHDL language, compiler MAX_PLUS2
<黑雾> 在 2025-06-07 上传 | 大小：24kb | 下载：0